[参考译文] LMK04228：LMK04228低抖动环路审查

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Guru**** 2520210 points

Other Parts Discussed in Thread: LMK04228, AFE7769, LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：LMK04228
主题中讨论的其他器件： AFE7769、 LMK04828

大家好、

我使用 LMK04228为 AFE7769计时。下面是我的滤波器、电荷泵增益等设计您能否帮助回顾一下 PLL1和 PLL2环路设计适合低抖动吗？我想尽量减少抖动、并确保 PLL1稳定锁定在24.576MHz。之后、我将重点检查 AFE7769的内部 PLL 设计。

PLL1的 VCXO 特性为 Kvco=4kHz/V 且 load=15pF。

谢谢。

0 admin 5 年多前

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您好、Jerry、

PLL1看起来不错、但如果没有 VCXO 指标、很难判断。您是否有 VCXO 的数据表、或在一些偏移(例如100Hz、1kHz、10MHz)下 VCXO 的相位噪声性能？

在最近的 PLLatinum Sim 更新(仅几周前)中、我们对 LMK04828 (以及 LMK04228)性能进行了一些更新。例如、我预测 PLL2的 Kvco 值为20.8、而不是17；因此、我的 C1 = 0.068、我的 R2 = 0.56kΩ Ω、这似乎会产生稍好的性能。

此致、

0 admin 5 年多前

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谢谢、Derek。

您可以找到 PLL1的 VCXO 规格。

0 admin 5 年多前

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您好、Jerry、

感谢您提供 VCXO 特性。 VCXO 的噪声性能适中(远端偏移时为-140dBc/Hz)、因此 PLL 性能实际上完全由 PLL1性能决定：

我使用此 VCXO 计算1228.8MHz 时的抖动约为300fs 12K-20M。

PLL1和 PLL2看起来都很稳定。

此致、

时钟和时序（参考译文帖）(Read Only)