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[参考译文] CDCI6214:PCIe 第3代独立参考架构的相位抖动

Guru**** 2587365 points
Other Parts Discussed in Thread: CDCI6214

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/915210/cdci6214-phase-jitter-for-pcie-gen-3-separate-reference-architecture

器件型号:CDCI6214

大家好、

CDCI6214 100MHz HCSL 输出用作 PCIe 第3代的参考时钟1、如下图所示:

我的问题是:

是否应将500fs 用作参考时钟1的 RMS 相位抖动? 如果没有、RMS 抖动是什么?

2.为什么第三个测试条件(500fs)的最大相位抖动高于第二个测试条件(800fs)? 因为第三个条件的滤波器为10kHz 至50MHz、而第二个条件为10kHz 至20MHz。

谢谢、致以最诚挚的问候!

Hao

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Hao、

    是的、PCIe 第3/4代的 RMS 抖动不超过500fs、这意味着它与第3/4代 PCIe 兼容。  

    正确的是、PCIe 集成带的频率范围为10kHz 至50MHz (嗯、这是因为我们还考虑了噪声折叠、以便有效的集成带高达第三奈奎斯特- 200MHz)。 但是、PCIe 的传递函数可有效用作带通滤波器(组合后)。 以下是传递函数:

    因此数据表的两行都是正确的。 但800 fs 是没有任何滤波的集成抖动、而500fs 是 PCIe 滤波后的集成抖动。

    此致、
    Hao Zheng

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    您好 Hao、

    感谢详细的解释。 500fs 似乎用于通用时钟架构。 如果 CDCI6214用作独立时钟架构的参考时钟1、那么 RMS 相位抖动是多少?  

    谢谢、致以最诚挚的问候!

    Hao Wang

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    您好 Hao、

    我将关闭此 TT 并通过电子邮件继续对话。

    此致、
    Hao