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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/915638/lmk1c1102-3-3v-input-clock-when-vdd-1-8v
团队、
当 VDD 为1.8V 时、是否可以在 V_CLKIN 上使用3.3V 时钟？ 3.3V 耐压输入仅在数据表的特性列表和绝对最大额定值中提及。
我的客户需要一个具有两个可处理3.3V 输入 CLKIN 的输出(1.8V)的时钟缓冲器。
谢谢！
是的、没关系。 在由1.8V 供电时、我预计3.3V 输入的占空比失真。
此致、 通道
谢谢 Lane！
您希望出现哪种失真？
我们的产品系列中是否有更适合您的器件？
LMK1C1104是一个基于该要求的好建议。
占空比失真将取决于输入时钟频率和边沿速率。 当 VDD = 1.8V 供电时、输入阈值为900mV。 较高的频率和较慢的边沿会使占空比失真更严重、反之亦然。
由于与输入条件相关、因此很难保证在这种情况下占空比失真。 对于50%占空比输入、我们确实将占空比指定为45%至55%、此时钟振幅与电源电压匹配。 希望这些信息能有所帮助。
