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[参考译文] LMK04832：分配模式下的建立和保持时间

admin
Guru**** 2553450 points
Other Parts Discussed in Thread: LMK04832

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/912095/lmk04832-setup-and-hold-times-in-distribution-mode

器件型号：LMK04832

你好  

我想在分配模式下使用 LMK04832、将高频时钟(~3GHz)和 sysref 传输到 DAC。 高频时钟使用 CLKin1输入进入 LMK。   

查看 LMK04832数据表中的图6、可以看到用于复位分频器和生成 SYSREF 的信号 CLKin0实际上是由使用 D-flip 运算放大器的分频信号采样的。  

因此、基本而言、我不再需要满足~3GHz 时钟的 SU 和保持时间的严格要求、而是需要更轻松的分频信号时序、最高可达8191分频值。  

是这样吗？

谢谢

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Izik、

    当使用分频器时钟重新计时触发器操作 SYSREF_MUX 时、CLKin0 (或 SYNC 引脚)输入可时钟恢复到分频器的输出、您可以正确地推断出、该输出具有更宽松的设置和保持要求。 SYSREF 分频器相对于其他时钟的相位可通过设置时钟输出分频器和 SYSREF 分频器的数字延迟值来控制、然后生成分频器同步事件。

    值得注意的是、设置数字延迟并相互对齐时钟的初始同步事件通常没有严格的时序要求、因为所有时钟都可能被同步事件中断和对齐。 在大多数情况下、对齐器件的所有输出就足够了；同步发生的确切时刻通常并不重要、因为 SYSREF 随后可用于在整个系统中建立已知时序。 存在一些例外情况、例如当输入的相位必须与输出的相位对齐时(在多器件同步任务中更常见)。

    此外、如果生成 SYSREF 事件不具有某些外部时序要求、则可以考虑使用 SYSREF 脉冲器、而是通过 SYNC 引脚或 SPI。 SYSREF 脉冲发生器也会计时到 SYSREF 分频器的输出、并且可以在接收到单个 SYSREF 事件请求后生成1/2/4/8个脉冲。

    如果我理解正确、您将尝试通过 LMK04832直接将3GHz 分配给 DAC。 LMK04832包含两个将输入传递到输出的选项：1分频和高性能旁路。 这种选择在性能上进行交易、以增强对时间的控制。

    • 1分频模式使用分频器+数字延迟块、输出时钟和 SYSREF 边沿都应同步。 在这种情况下、只需将 SYSREF 输出设置为使用半步延迟即可将 SYSREF 与器件时钟对齐。 但是，CML 输出格式在此模式下受到限制，不能用于偶数输出(0、2、...、12)，这限制了输出摆幅和本底噪声性能。
    • 旁路模式可旁路分频器、延迟和其他内部多路复用器、以直接从时钟分配路径输出。 偶数输出在旁路时必须使用 CML 输出格式、以换取更高的输出摆幅和更高的本底噪声。 然而、由于传播延迟的差异以及 SYSREF 输出上缺少重定时、SYSREF 相位可能无法与器件时钟精确对齐。 可能需要对高频示波器和 SYSREF_ADLY 寄存器设置进行一些实验、以便将 SYSREF 分频器输出与旁路的器件时钟下降沿正确对齐。

    此致、

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Derek 您好、感谢您的回答。

    我想详细说明我的工作模式-我们的系统上实际上有多个 DAC 和 lmk、所有这些 DAC 的输出时钟之间必须具有确定性的相位差、相对于输入 clkin0选通。 该事件可能在运行期间多次发生、每次都需要相同的确定性延迟。

    是否可以使用图6中所述的路径实现？

    谢谢

    伊兹克

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Izik、

    如上所述、有许多方法可确保多器件同步。 CLKin0通过 SYSREF 时钟恢复是一个有效的选项、前提是您有某种方法来对齐所有器件上 SYSREF 分频器的相位。 当然、挑战是确保所有不同器件 SYSREF 分频器在同一时刻开始计数...

    如果您可以启动 LMK04832、同步(复位)所有分频器、然后启动3GHz 分配时钟、这三个方面确保器件在同一个周期开始计数。 但是、如果您必须在3GHz 时钟运行时进行同步、则需要满足时钟分配频率(每个时钟不超过半个周期)的设置和保持时间要求。 幸运的是、您只需同步一次。 同步事件之后、您应该能够依靠 SYSREF 重新计时或脉冲发生器来保证某些触发事件的确定性延迟。

    此致、

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    基本上、如果器件之间的延迟是恒定的、那么它不是问题-我们的系统会校准一次延迟、并且所有同步事件的校准值都需要正确。 3GHz 基准必须有效、因为某些 LMK 输出是输入时钟本身或其分频、所有输出都必须具有恒定相位。  

    我们还使用 sysref 更改 DAC NCO 值-另一个事件必须是确定性的、因为 NCO 在每次频率变化时都会重置其相位。  

    是否有办法实现这一目标、同时仍然避免3GHz 时钟设置和保持的时序要求？  

    再次感谢

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    TI__Guru**** 2553450 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    加电时不同器件的 SYSREF 分压器边沿之间的延迟是不可重复的、尤其是在对器件进行编程之后。 因此、在某些时候、所有器件的 SYSREF 分频器仍必须对齐、并且高频时钟的设置和保持限制仍然适用。

    在某些情况下、满足高频时钟的设置和保持限制并不像最初听起来那么具有挑战性。 考虑一个主器件 LMK04832驱动多个从器件、并且从器件配置为分布模式(事实证明、主器件配置并不重要)的情况。 主器件 LMK04832无需任何关键时序即可同步、因为它只分配高频时钟和同步脉冲/SYSREF 请求。 同步后、主器件 LMK04832在 SYNC/SYSREF 输出上具有极其一致的数字和模拟延迟调整、因此每个同步脉冲都可以精确地定时到其配套高频时钟的边沿。 如果高频时钟和每个单独器件的 SYNC/SYSREF 时钟长度相匹配、则实现所需的设置和保持时间是微不足道的； 到每个器件的路径和温度范围内传播延迟的变化不需要相互匹配、因为这是一个"恒定"延迟、将被校准。 这个方案是确定性的、与时钟树的深度无关。 一旦每个器件中的 SYSREF 分频器边沿位置相对于主器件位于确定点、 同步和 SYSREF 事件可重新定时到每个器件中的 SYSREF 分频器、同步和 SYSREF 事件的设置和保持时间扩展到 SYSREF 时钟周期。 但是、一旦建立了与高频时钟同步的方案、将 SYNC 和 SYSREF 事件重新计时到 SYSREF 分频器的值充其量似乎微不足道。 实际上、在主器件中专门处理 SYSREF 时序更有意义、并且使用一个额外的 SYSREF 延迟周期将所有从器件作为中继器运行。

    如果环路中包含 PLL、则多器件同步会变得简单得多。 中提供了一些可能配置的示例：

    但是、如果 LMK04832的 VCO 性能比输入时钟差、牺牲性能以实现确定性是一种不可取的解决方案。

    最终(未经测试)认为： 如果 SYSREF 分频器小于1024、理论上您可以激活 PLL1、将 SYSREF 频率发送到 CLKin0作为 PLL1相位检测器的参考输入、配置反馈多路复用器以提供 SYSREF 分频器输出作为 PLL1相位检测器的反馈输入、 并使用 TRACK_EN 激活 PLL1相位检测器10位 ADC、并读回 SYSREF 分频器相对于同步脉冲的相位误差。 然后、您可以使用动态数字延迟手动调整 SYSREF 分频器的相位、直到相位达到所需位置并记录 ADC 读数。 现在、无论什么状态或相位对齐、只要您具有正确的 ADC 读数来将 SYSREF 分频器定位在正确的点、SYSREF 分频器就会在任何器件中启动、 您可以使用动态数字延迟来重新校准 SYSREF 分频器相位、直到看到正确的 ADC 读数。 我再次强调、这是未经测试的、因此我不知道它在温度范围内如何工作、或者10位 ADC 值是否足够线性、可用于此类校准。

    此致、