[参考译文] LMK04616：有关 SYSREF 时序的问题

您好、Jonathan、

将 SYSREF 脉冲发生器视为应用于通道分频器的静音功能。

100MHz 情况：

1. SYSREF 持续时间为逻辑高电平的5ns (100MHz 周期的一半)。
2. 因 SYSREF 频率而异。 根据 https://www.ti.com/lit/an/snau222/snau222.pdf 图30、看起来大约有6个 SYSREF 周期、但我不知道它们是否与该应用手册中所有测量线的延迟相匹配、因此我不确定。 无论采用哪种方法、计时都是可计算且可重复的
3. 确定性 SYSREF_REQUEST 时钟恢复到通道分频器、并需要一些 CLKout 周期才能通过输出进行传播(看起来像6)。
4. 不适用

一个通道为100MHz、另一个通道为50MHz：

1. 理论上是的、如果您知道接收到同步信号时每个输出的 SYSREF 分频器相位。 由于 CLKout1和 CLKout2的频率不同、SYSREF 将在不同的时间发生；50MHz 脉冲出现需要大约两倍的时间。
2. 不一定。 有两个周期的100MHz 时钟可以触发相同的50MHz 时钟边沿。 如果您在每次发出 SYSREF 请求时以与最低频率 SYSREF 相同的相位发送同步信号、则应该具有可重复的结果。 另请注意、每个器件内的 SYSREF_Request 路径中存在一些轻微的路径匹配差异、因此存在一些边缘情况、其中设置时间违规可能会导致一个关断错误。 上述链接的应用手册在图32中显示了此设置时间违规的示例、下面还有另一个示例。
3. 不适用(在2中说明)

此外、这里的图像显示了第二个示例中发生的情况、其中时基设置为20ns、因此每个 div 为一个50MHz 时钟周期。 我匹配了 SYSREF 脉冲和同步监控器信号的布线长度、您可以看到50MHz SYSREF 上的触发显示了两个方面：

1. 需要6个 SYSREF 周期(DIVS)将 SYNC 信号重新定时到 SYSREF 时钟
2. 如果同步的相位与最低 SYSREF 频率不完全相关、则可能会在较高频率上产生一个关断脉冲。 考虑到根据分频器设置、通过分频器的 VCO 后分频器时钟周期传播延迟会有所不同、因此需要仔细控制相位以确保脉冲一致

为了证明可实现一致的脉冲时序、以下是当同步信号锁定并与 SYSREF 相位对齐时发生的情况：

此致、