[参考译文] LMK04828：寄存器值的哪种组合可提供输出频率 F1 = 2GHz +/- 150MHz 以及另一个输出-恰好 f2 = f1/2？

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/933221/lmk04828-what-combination-of-register-values-will-provide-output-frequency-f1-2ghz---150mhz-and-for-another-output---exactly-f2-f1-2

大家好、团队、

希望你们做得好、保持安全。 如果您有机会、请分享以下反馈：

无外部 VCO 或晶体。 CPOUT (引脚32、46)断开、CLKin1 (pins34、35)断开、OSCOUT (引脚40、 41)已断开连接。

CLKin0 (引脚37、38)连接到 OSC XO 125.000MHZ LVDS SMD

或者、也可以将到 OSCin (pins43、44)连接到另外一个 OSC XO 125.000MHZ LVDS SMD

请查看：PLL_CONFIG_0817 (1) 0.csv。

B 列：加电后从默认值读取。

C 栏：所需的改动。 例如：

第323行： PLL_SPI_LOCK_LSB = 83

第219行： PLL_SYNC_FIX_127 = 127

第229行： PLL_CLKIN_SEL_MODE = 0。 我们不需要使用外部控制、但引脚 CLKIN_SEL0、CLKIN_SEL1连接到 Cyclone 4的引脚。 有“0”

行224： PLL_CLKin1_EN = 0     (PLL_CLKin0_EN = 1)

第26行： PLL_DCLKout4_DIV = 2。 我们用于控制输出频率的输出。 在“设置 PLL”之后，我们得到593MHz。 (PLL_DCLKout4_DIV = 1；793MHz)

在这种情况下、如果线路186 PLL_Feedback Mux = 1、PLL_DCLKout4_DIV = 2；750MHz。 如果 PLL_DCLKout4_DIV = 1、则为1GHz

现在，在“获取 PLL”之后，我们得到“D”列。 问题是：

1. 第235行：PLL_CLKIN_SEL0_TYPE 变为=4。 它是输出。 怎么可能？ 它已被编程为有目的的输入、因为它连接到另一个输出。 ？
2. 第219行：它是固定寄存器。 为什么要将其重新分配到另一个数字？
3. 为什么要将行224 PLL_CLKin0_EN = 1更改为0、PLL_CLKin1_EN = 0更改为1？
4. 为什么分频器线24–30改变值？

实际上、我们需要一个输出的频率为 f1 = 2GHz +/- 150MHz、另一个输出的频率为 f2 = f1/2。  寄存器值的哪种组合将提供这样的频率？