[参考译文] LMK04832：动态数字延迟 SYSREF 调节

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/942184/lmk04832-dynamic-digital-delay-sysref-adjustment

器件型号：LMK04832

8.3.4.2动态数字延迟

对于 SYSREF 分频器、一个替代的分频值将被替换为常规分频值。如果 DLYD_SYSREF_EN = 1、这个替代将发生数次、等于被编程到 DDLYD_STEP_CNT 中的值。为了实现器件时钟分频器所实现的一个周期延迟、请将 SYSREF_DDLY 值设置为大于 SYSREF_DIV+SYSREF_DIV/2的一个。例如、对于一个值为100的 SYSREF 分频器、为了实现1个周期的延迟、SYSREF_DIV= 100 + 50 + 1 = 151。

这是否意味着、如果我要为 SYSREF 分频器使用动态数字延迟、我应该设置 SYSREF_DDLY 值？

我认为 SYSREF_DDLY 是固定数字延迟。

8.3.5 SYSREF 与器件时钟对齐

根据 DCLKout_X 路径设置、本地 SCLK_X_Y_DDLY 可能需要调整因子。以下
公式可用于计算所需的数字延迟值、以使 SYSREF 与相应的值对齐
DCLKout：
SYSREF_DDLY = DCLKX_Y_DDLY - 1 + DCLK_DIV_ADJUST + DCLK_HS_ADJUST - SCLK_X_Y_DDLY (1)
SYSREF_DDLY > 7；SCLK_X_Y_DDLY > 1.

"局部 SCLK_X_Y_DDLY 可能需要调整因子"是否意味着该公式应以"SCLK_X_Y_DDLY ="开头？

"SYSREF_DDLY > 7；SCLK_X_Y_DDLY > 1"代表什么？

5 年多前

0 admin 5 年多前

TI__Guru**** 2553450 points

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你好、Xiao、

SYSREF_DDLY 是一种全局数字延迟、应用于相对于器件时钟的所有 SYSREF 输出。在您突出显示的段落中列出的特定条件下、SYSREF_DDLY 可用于生成动态延迟。

"局部 SCLK_X_Y_DDLY 可能需要调整因子"是否意味着该公式应以"SCLK_X_Y_DDLY ="开头？

SCLK_X_Y_DDLY 是等式中的一个项。实质上意味着 SYSREF_DDLY 和 SCLK_X_Y_DDLY 的值相互依赖。

"SYSREF_DDLY > 7；SCLK_X_Y_DDLY > 1"代表什么？

这意味着 SYSREF_DDLY 的最小值为8、SCLK_X_Y_DDLY 的最小值为2。

谢谢、

Vibhu

0 admin 5 年多前

TI__Guru**** 2553450 points

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谢谢。

那么"SYSREF_DDLY 值大于 SYSREF_DIV+SYSREF_DIV/2"？

但本段的最后一句是"SYSREF_DIV= 100 + 50 + 1 = 151"。

哪一个是正确的？

0 admin 5 年多前

TI__Guru**** 2553450 points

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你好、Xiao Peng、

应为"SYSREF_DDLY = 100 + 50 + 1 = 151"-我将在数据表中记录此拼写错误。

此致、

时钟和时序（参考译文帖）

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