[参考译文] LMK04832：LMK04832 PLL1未锁定

您好 Paul、

只是好奇、是否能够分享有关该板的更多信息或将我指向 A 网站？ 或者、原理图将很有帮助、或者确认原理图与另一个 e2e 线程相同、除了为 OSCin_N 添加电容器

以下是几个要尝试的操作：

• 切换(低->高->低)复位并加载所有寄存器、查看这是否起作用
• 检查以确保在 OSCin 引脚上看到信号
• 我看到 CLKIN_SEL_PIN_EN = 1和 CLKIN_SEL_AUTO_EN = 0、请确保通过 CLKIN_SELx 和 Status_LD1引脚选择正确的 CLKIN。
• 确保使用正确的输入频率
• 配置一个单一 PLL 模式以使用 CLKIN 作为 R-Div 输入而不是 OSCIN 来进一步缩小 OSCIN 的问题、即将 PLL2 RCLK MUX 设置为 CLKinX。 您还需要相应地调整 PLL2 R 和 N 分频器

请告诉我这些测试是如何进行的、我们可以继续进行调试。

谢谢、

Vibhu

大家好、Vibhu、

感谢您的建议；遗憾的是、我认为其中任何一项都不会导致解决方案：

-原理图与上一帖子中的原理图相同、除了该帖子中标识的 OSCin_N 上包含0.1uF 接地、并且输入参考晶体现在为12.288MHz 而非10MHz。 我相信它只是同一设计的更新版本。 没有其他重要差异；只需使用不同的输出即可。 实际上、大部分情况下、我不会对输出产生任何问题、因为 PLL2已锁定、所以我看到它们的频率大致正确。

-我探测 OSCin_P 并在122MHz 振荡器频率下查看200mVrm/560mVpp 时钟

-我探测了 CLKIN_P/N (引脚37和38)、我在每个引脚上都看到至少160mVrms、370mVpp (在12.2MHz 参考频率下)。

-我已经通过尝试覆盖模式来仔细检查我是否选择了正确的输入时钟，并且没有发现任何差异。 我还探测了 SEL 引脚：引脚59 (SEL1)为低电平、引脚58 (SEL0)为高电平、这符合预期。 ("SEL POL"位为低电平、因此我认为这些应该是高电平有效控制)。

-我尝试配置 CLKin0直接进入 PLL2并完全避开 PLL1。 但是、这会导致 PLL2不锁定、我认为是因为相对于该板上的 CPout2环路滤波器、12.288MHz PFD 频率太低。 至少在 PLL1解锁的情况下、我看到 PLL2已锁定、但 PLL1 VXCO 只是复用至其最高频率、其调谐电压也在大约3.25V 而非中间轨上进行复用。

-我尝试了两种电荷泵极性

-我已经尝试过手动 DAC 模式、它能够将 VCXO 伺服至中间轨(~1.6V)、因此它不像是在电气上卡在高/低电平。

我不知道其他哪些寄存器可能是问题所在；我尚未验证 CPout1上的环路滤波器、但我假设电路板设计人员使用 TI 工具来选择这些值、因为 CPout2上的环路滤波器或多或少与 TI 在数据表中的建议相匹配。

保罗

在这一次编程之前、我还手动切换了复位(0x000 -> 0x90、然后0x000 -> 0x10、然后继续编程 TICS PRO 输出的值)。 实际上、TICS PRO 会将执行复位的命令导出为其第一条命令 ：0x000090。

我还读回了 TICS PRO 发出的每个寄存器值、并验证它与我认为正在编程的值相匹配、但以下情况除外：

寄存器0x000中的复位位位、自清零

- ID_PROD 和 MASK_REV 与 TICS PRO 写入的内容不同；很明显、TICS Pro 会向后获取 ID_PRO 的上/下部分、而且我还有一个具有更近期掩码版本的芯片：

- TICS PRO 将0x183写为0x0F，但我读回0x01，我认为这表示 PLL2已锁定，PLL1已解锁。 这也是我使用原理图中的状态 LED 并将其分配给各种选项的结果：DLD1、DLD2、DLD1和 DLD2

实际上、它看起来122MHz OSCin_P 信号甚至比我之前测得的值大：430mVrms、1.2Vpp。 在第一次测量期间、我可能会使接地夹滑出。

这里是两个时钟(12.288MHz REFCLK 和122.88MHz VCXO)的捕捉、显示 VCXO 与 REFCLK 之间存在显著的耦合。 我想知道这是否足以导致 PLL1出现一些问题、并且可以尝试焊接另一个端接电阻器来降低 VCXO 输出的振幅。

在 OSCin_P 附近添加46欧姆后、VCXO 振幅及其与 REFCLK 的耦合会降低。 我觉得现在看起来不错、我们可以排除耦合是 PLL1锁定问题的原因：

尊敬的 Paul：

您的12.288MHz 信号是否为正弦波？ LMK04832的最小建议输入压摆率为0.1V/ns。 根据您的屏幕截图、您的正弦波压摆率= 2π* f*Vpk = 2π*(12.288MHz)*(0.575Vpk)= 0.044V/ns。 您需要使时钟输入电压加倍以上才能满足最小压摆率要求。 您能否以方波的形式提供12.288MHz、或者在输入端使用更高的频率并通过 R 分频器进行分频？

我检查了 PLLatinum Sim、我怀疑您的环路滤波器可能不稳定、因为相位检测器频率比 EVM 上的原始环路滤波器高12倍。 °C1 = 100nF、C2 = 680nF、R2 = 39kΩ Ω、我计算出大约13 μ V 的相位裕度、这应在大约100Hz 的频率下产生较大的相位噪声尖峰。 考虑将 R2替换为8.2kΩ Ω 电阻器、以提高稳定性。

此致、

尊敬的 Derek：

不可以、正如您在屏幕截图和原理图中看到的、它不是正弦波(由现成的晶体振荡器提供)。 以下是12.288MHz 输入的差分测量结果、显示 Vpp/RISE >= 0.147V/ns、如果您认为示波器的自动测量套件：

感谢您检查您的仿真工具。 我曾尝试过 TI 的"时钟设计工具"、但它不支持 LMK04832。 我也可以尝试下载 PLLatinum Sim、我会按照您的建议尝试替换39k -> 8.2k。

此外、您能否解释一下您的意思："...因为相位检测器频率比 EVM 上的原始环路滤波器高12倍"。 我认为这些分析中的大多数仅使用反馈环路的线性模型、如果 PFD 频率足够高于环路带宽(5-10x)、该模型是有效的。 我认为他们没有正确地仿真环路和/或在环路中放置错误的电阻值。

啊、我看到使用 PLLatinum Sim 时、39k 必须更适合1.2288MHz 的比较频率、因此更容易更改、而不是对这些电路板进行返工。 我将添加一个基准分频器(1x -> 10x)、看看这是否允许 PLL1锁定。 我看不到工具报告相补角的位置、但至少它没有说"重新设计滤波器？" 使用10x 基准分频器时、环路滤波器保持不变。

抱歉、我删除了几个字："...因为相位检测器频率比  EVM 上原始环路滤波器使用的相位检测器频率高12倍"

我似乎也已将12.288MHz 和122.88MHz 波形置入我的头部。 我同意12.288MHz 上的压摆率看起来不错。

您可以在 PLLatinum Sim 上选择"Advanced"视图、以在滤波器设计器选项卡中获取更多参数(包括相位裕度和伽马)：

我想回答我自己关于 PFD 频率的问题： 只要环路带宽高于环路带宽、环路增益就不是很重要、因为考虑到这些电路板附带的电阻器、环路增益过高、因此使用10倍低的比较频率意味着相同输出频率下的分频器值会提高10倍、 这种效应使环路增益降低了10倍、并在滤波器中提供39kOhm 的情况下提高了稳定性。

谢谢 Derek！ 我将讨论滤波器和频率选择、以获得更接近45-60度 PM 的效果。

PLLatinum Sim 上的一些其他可能不那么直观的东西：

1. 您可以在相位噪声页面中更改相位噪声图上的轴(请参阅下图、我将其更改为1Hz 至100MHz、并将-70dBc/Hz 更改为-200dBc/Hz)。 对于 PLL1很有用、因为大多数操作发生在10Hz 至1kHz 之间。
2. 我不知道您是否使用的是我们 EVM 上使用的相同 VCXO (Crystek CVHD-950)、因此您可能需要更新 VCXO 增益(Kvco、位于主图中 VCO 特性框下)。 VCO 电容通常是 C1上的舍入误差、因此无需更新该误差、除非 VCXO 具有一些较大的内置 C1电容。

此致、

我尝试了各种设置、但仍然没有锁定行为。 就我可以分辨出该电路与 LMK04832 EVB 上的 PLL1之间的唯一区别是、该 VCXO 具有3.0kHz/V、而 EVB 上的 VCXO 具有2.5kHz/V 频率调谐曲线。 这会使 PM 略有降低、但并不是一个很大的变化。 EVB 文档显示它具有50度 PM、但当您将这些值插入 PLLatinum 时、它会显示41度。 我现在已经失去了 PFD 频率降低的 PLL2锁和 PLL1锁(我已经尝试过600kHz 和1.024MHz、就像在 EVB 示例中一样)。 下一步可能是尝试使用不同的电阻值、但我不明白为什么需要使用该电阻值、因为该电路在 TI 的 EVB 上工作得很清楚...

这里有一个有趣的东西：TICS PRO 正在导出寄存器地址/值对"0x01624C"-> addr 0x162、数据0x4C。 这将位[4：2]设置为0x3、第8.6.2.8.2节显示的是"保留"。 不应该将这些位设置为0x1？ 这是寄存器0x162的 OSCin_FREQ 域。

Paul、

正确、应将寄存器设置为0x1而不是0x3。 用于 LMK04832的 TICS Pro 从未正确设置此位(仅我的列表可在下一个修订版中修复此错误)、但考虑到现在有数百人使用 TICS Pro 来配置 LMK04832、 这些器件上的寄存器也可能设置为保留设置、我认为这不会产生太大的影响。

作为测试、您能否通过设置 HOLDOVER _EN 启用保持、并通过设置 HOLDOVER _EXIT_MODE=0 (基于 LOS 的退出)、LOS_EN=1和 LOS_TIMEOUT=0 (5MHz)来启用基于 LOS 的保持退出？ 我认为这不会影响问题、但如果时钟选择状态机以某种方式被混淆、这可能有助于我们检查正在发生的情况。

您能否使用 PLL1_LD 和 PLL2_LD 引脚查看 PLL1相位检测器输入？ 如果 PLL1 R/2或 PLL1 N/2看起来不像干净的方波、或者如果有丢失的脉冲、则表明其中一条 PLL1路径上的信号完整性较差...

我将查看您之前上传的示波器图、对于 OSCin 信号耦合到 CLKIN 路径的数量、我感到惊讶。 我想知道 OSCin 和 CLKIN 电源是否通过接地层耦合噪声。 您可以尝试移除 OSCin 电源旁路电容器吗？ 我认为这是之前原理图上的 C604、不知道组件版本是否相同... 这应该是引脚42附近或下面的电容器。

此致、

尊敬的 Derek：

感谢这些建议、我认为我可能已经发现了使用您建议的 PLL2_LD_MUX 选项时基准时钟上的信号完整性问题。 在我的最新配置中、即附加的、我现在看到 VCXO 调谐电压以随机间隔从3.3V 电源轨向下尖峰、然后返回。 这看起来好像是失败的锁定尝试、因此这肯定比昨天有所进步。  我将 PLL1_N 和 PLL1_R 导出到了状态引脚、我看到了方波；但它们都不是周期性时钟。 我假设 PLL_N (0x16E = 0x5B)是反馈分频器设置为 DIV-120的输出、PLL_R (0x16E = 0x7B)是基准分频器设置为 DIV-12的输出。 鉴于 VCXO 被拉至整个位置、我希望 PLL_N 不会非常干净、但实际上 PLL_R 也不是周期性的(我的示波器无法锁定到重复模式、请参阅下面的单次捕捉)。 假设 PLL_R 是基准分频器的输出、我希望得到一个12.288MHz/12的干净方波、因此很明显、到 PLL1的基准路径中存在一个问题。 我确信我使用的是正确的输入、因为当我设置 CLKIN_SEL_PIN_POL 以反转 SEL0/SEL1位时、PLL_R 上没有输出 PLL1调谐电压快速变化这一事实也解释了为什么 PLL2不再能够锁定、正如之前 PLL1 Vtune 被断开时的情况一样。

我想我可以去除桥接12.288MHz 差分参考输入时钟的100欧姆电阻器、以尝试增加该信号摆幅。 从先前的测量/帖子中可以明显看出、从单端122.88MHz VCXO 到差分12.288MHz 参考信号存在一些耦合、但 PLL_R 在基准分频器值为12的非周期性变化对我来说似乎是可疑的。 这似乎是正确的结论吗？

e2e.ti.com/.../7416.lmk.tcs

虽然基准时钟本身对我来说是可以的、所以我可能会误解导出 PLL2_R 的功能。 您可以在之前的帖子中看到它高于预期的1.024MHz、基本上显示了"额外的边沿"。 参考时钟如下所示：

实际上、导出的 PLL1_N 比导出的 PLL1_R 信号更陌生；尽管122.88 VCXO 看起来很干净且周期性、但导出的 PLL_N 信号具有沿脉冲、后跟空时间：

尊敬的 Paul：

从 GPIO 引脚导出的信号是该 PLL 的 PFD 输入、因此我名义上希望来自 PLL1 R 的信号、N = 1.024MHz。 当 PLL 被锁定时、PFD 信号应该是周期性的、而且频率应该非常接近精确值- 1.852MHz 完全错误。 同时、N 信号完全混乱。 您的 PLL 会发生非常奇怪的情况。

PLL2 R 信号虽然频率更高、但应与 PLL1 N 信号相当(因为它们都来自 OSCin)。 它是否表现出同样的奇怪？

这更像是电源问题而不是信号完整性问题、因为正如您演示的、CLKIN 和 OSCin 信号似乎具有干净的边缘。 PLL1 R 信号不应为关断频率、除非电路以某种意外方式中断、否则 PLL1 N 信号不应长时间切断、 如果 OSCin 缓冲区发生故障、我会期望 PLL2丢失锁定(您说过、您可以在某个点之前使 PLL2锁定、 但是、PLL2锁在某个点似乎也开始出现故障？)、因此 OSCin、PLL1或切断的数字电源引脚上的电压可能会出现问题。 您可以探测这些电源的引脚以检查电压是否稳定。

此致、

我想第四种可能性是此电路板上存在制造缺陷、因此 CLKIN_SEL0/1未与封装完全接触。 我的 TICS PRO 配置包括 SEL0上的上拉和 SEL1上的下拉、因此我怀疑这可能会导致问题、但这是可能的。

Derek、

我应该补充一点、由于在封装级别观察引脚选择显示它们是安静的、并且输入选择显然是打开和关闭而产生这些边沿脉冲、因此问题似乎可能是由片上耦合路径引起的。 您能否让 LMK04832布局设计器查看这些网络、看看它是否会由于附近的大时钟信号或与附近的时钟驱动器共享电源而进行切换？

保罗

Paul、

在我看来、LMK04832数据表中实际上缺少引脚选择解码表。 它继承了 LMK0482x 系列中的函数、这表明对于 CLKIN_SEL0 = H 和 CLKIN_SEL1 = L、它应该从 CLKin1中进行选择。 但是、设置0x01465B 会选择 CLKin0手动。 尝试将 CLKIN_SEL0设置为下拉并重新启用 CLKIN_SEL_PIN_EN、这是否锁定？

此致、

我可以稍后再试一下。 这可能需要一个新的线程、因为我将这个线程标记为已解决、但我看到更多的这种切换开/关行为、这次使用输出而不是基准选择。 我认为您可能认为它指向边际电源或某种耦合路径是正确的。 在我的最后一个配置(1个 LVDS 输出和各种2V LVPECL 输出)中、我看到~200MHz 输出在10MHz sysref 频率上被切换开/关。 这似乎在某种程度上与打开/关闭输入时钟选择相关、甚至与 PLL_N 输出明显打开和关闭相关。 我怀疑电源网络有问题。 我的第一步是将2V LVPECL 输出降至1.6V。 我想我也可能会使输出的相位偏移、甚至会使电源消耗偏移(正如您可能在多相降压转换器中看到的那样)。 该特定电路板设置为在 OUT0、3、5上生成3个10MHz SYSREF 输出、在 OUT1、2、4、6、8上生成5个200MHz 输出。 其中一个是不必要的、可以将其关闭、但这似乎是与上面的基准时钟问题类似的问题、除了这次在输出上的问题。

Paul、

我怀疑您将 SYNC_DISx 位设置为0。 LMK04832使用 SYSREF 分配路径作为 SYSREF 和同步路径、以保持时序一致。 SYNC_DISx 位将 SYSREF 分配路径上的信号门控到输出分频器复位端口。 因此、如果在 SYSREF 运行时 SYNC_DISx 位设置为0、SYSREF 信号可以重置时钟输出分频器(以及 SYSREF 分频器本身)、所谓的"在脚中同步您自己"。

此致、

谢谢、这很有道理。 我确实禁用了这些位、因为我的 SYNC_DISSYSREF = 1、我认为它涵盖了各个 SYNC_DISx 位。 在我看来、这一切都有点混乱、难以理解和配置。 我将重新启用它们。