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[参考译文] LMK04828：DEVCLK 和 SYSREF 延迟

admin
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Other Parts Discussed in Thread: ADC12DJ3200
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1165773/lmk04828-devclk-and-sysref-delays

器件型号：LMK04828
主题中讨论的其他器件：ADC12DJ3200

问题、

如果布线长度匹配、那么两对器件和 SYSREF 时钟进入 FPGA JESD 块和 ADC12DJ3200的正确延迟是多少？

ADC 开发时钟的运行频率为3GHz、FPGA 开发时钟的运行频率为300MHz、SYSREF 时钟的运行频率为18.75MHz。