[参考译文] LMK04610：启动时 PLL 的定期解锁。

我查看了状态输出设置为 HOLDOW_EN、并且在大多数 PLL1锁定时间内、HOLDOVER 似乎未激活。 我已附上 PLL1锁定检测和保持状态波形的屏幕截图。 我还在禁用保持模式的情况下测试了一个寄存器集、并且周期性解锁行为是相同的。

黄色表示保持状态、蓝色表示 PLL1锁定检测信号。 它在大约150ms 后出现、保持失效、不会重新生效。 稳定蓝色区域是 PLL1锁定检测执行周期性切换的位置、如我在原始帖子中所述。

肖恩、

1) 我使用频谱分析仪监测 VCXO 输出频率、并在上电后逐渐增加到~125MHz、直到锁定检测指示锁定稳定。 上电频率通常比125MHz VCXO 频率低几 kHz。 我在监控 VCXO 控制电压时看到了相应的行为、该电压逐渐增加到2.1V 的稳定值。

2) 我使用1.25Mhz PFD 测试了 pll1配置、它确实将锁定时间减少到0.75sec (DLD 指示锁定)。 DLD 输出仍然如之前所述指示周期性解锁事件、只是具有更快的衰减至稳定锁定指示。 我已附上 DLD 信号的屏幕截图以进行澄清。

3) 系统通常在测试之前运行半小时或更长时间、因此 OCXO 应保持稳定。

您是否希望在启动期间 DLD 指示有一些锁定和解锁功能？ 此外、在我看来、鉴于 VCXO 频率/控制电压稳定增加、行为可能与 DLD 本身相关、而不是与实际的 PLL 环路相关、但如果对此有更丰富经验的见解、我们将不胜感激。

根据我的理解、增加 PFD 频率也会增加从 OCXO 传递的相位噪声、这只是需要在相位噪声和锁定时间之间进行权衡吗？

感谢您的帮助、

Seth Kreitinger

您好、Seth、

E2E 中的问题在 E2E 中无响应。 让我澄清一下数字锁定检测信号。

这是 PLL 锁定中的预期值。

如数据表所示、相位误差应小于 指定的窗口大小(ε)、持续 足够长的时间(PLLx 锁定计数)、一次违反会复位计数。 如果违规发生在锁定后、数字锁定状态将从锁定更改为解锁。

在 PLL 锁定中、反馈时钟相位被调整为接近基准时钟相位、它可能会在目标频率周围产生一些频率振铃。 在 PLL 锁定中、由于频率尚未锁定、PFD (相位频率检测器)上的相位关系正在发生变化。在 PLL 锁定之前、先关闭、再关闭。 当我们设置一个较小的 PLLx 锁定计数时、我们可以看到数字锁定检测状态上明显的周期性锁定和解锁。

对于为什么大 PLL 锁定计数可以实现快速锁定、我没有想到整个流程、但图40可以提供一些线索。

数据表还显示了"数字锁定检测频率精度"、这也与上图有关。

希望我们能尽快找到这个原因。 请告诉我们您的想法。 我已将 E2E 系统中的同事圈出来进行更多讨论。

谢谢。

此致、

肖恩