[参考译文] LMK04816：LMK04816B EVAL 板：双 PLL、int VCO、如何了解处于0延迟模式的 PDF (N)=VCO 频率/ CLKoutX_Y_DIV / PLL1_N？ 如何正确使用此函数？

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/773484/lmk04816-lmk04816b-eval-board-dual-pll-int-vco-how-to-understand-pdf-n-vco-frequency-clkoutx_y_div-pll1_n-in-0-delay-mode-how-is-this-function-used-correctly

(1)

使用 LMK04816B EVAL 时、CodeLoader 会加载默认的双 PLL、int VCO、0-dela 模式、且 FEEDBY_MUX 选择 CLKOUT8。 如下所示：

测试后、CLKIN_0 122.88MHz 与 CLKout8 122.88MHz 同步。

但是、根据数据表 P97 (9.1.5 PLL 编程)中介绍的 PLL 1的 PDF 计算、
参考路径(R)：PDF (R)=CLKinX 频率/CLKinX_PreR_DIV / PLL1_R (在此示例中， PDF (R)=122.88/1/120)，
反馈路径(N)：PDF (N)=VCO 频率/CLKoutX_Y_DIV / PLL1_N (在本示例中、PDF (N)=122.88/20/120)、
此时、PDF (R)不等于 PDF (N)(相差20倍)、但0延迟模式工作、输入和输出同步。

如何理解
"要锁定 PLL、分频后的基准和分频后的 VCO 或 VCXO 反馈必须产生相同的相位
检测器频率"？

(2)

我进行了一项新测试：CLKout8输出更改为12.288、此时 CLKout8_9_DIV 为200、另一个不变、但此时 CLKout8 12.288MHz 和 CLKIN_0 122.88MHz 未同步。

但奇怪的是、当配置寄存器值不变(CodeLoader 中配置的输入为122.88MHz)时、我将实际信号输入频率更改为12.288MHz、并发现输入和输出信号是同步的。
此时、
参考路径(R)：PDF (R)=CLKinX 频率/CLKinX_PreR_DIV / PLL1_R (本例中 PDF (R)=12.288/1/120)，
反馈路径(N)：PDF (N)=VCO 频率/CLKoutX_Y_DIV / PLL1_N (在本示例中、PDF (N)=122.88/200/120)、
此时、当输入和输出信号同步20次时、PDF (R)和 PDF (N)相互同步。

(在双 PLL、int VCO 配置中、两个 PLL 锁定指示灯将在122.88MHz 输入时亮起。

但是、在双 PLL、int VCO、0延迟配置中、122.88MHz 输入 PLL1指示灯熄灭、而 PLL2指示灯亮起。

12.288MHz 输入 PLL1和 PLL2指示灯将亮起。)

为什么输入122.88MHz 无法同步、但可以在12.288MHz 时同步？
也许我对0延迟模式的理解有问题。 如何正确使用此函数？