[参考译文] CDCE62002：输入时钟容差

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/764816/cdce62002-input-clock-tolerance

器件型号：CDCE62002

大家好、
请告诉我 CDCE62002的不规则输入时钟的容差。
(请参阅随附的 xls。)
CDCE62002似乎已锁定内部环路滤波器、但抖动非常高。

此致、
Satoshi

e2e.ti.com/.../CDCE62002.xlsx

6 年多前

0 admin 6 年多前

TI__Guru**** 2526170 points

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您好 Satoshi、

您是否观察到 PLL_LOCK 引脚上的静态高电平？输入频率会发生变化、因此 VCO 可能不会锁定或不会精确校准平均频率(~27.2MHz)。

数据表第9.3.6节介绍了 PLL 锁定检测。PLL 锁定检测窗口可在2.1ns 至19.9ns 范围内进行编程。对于输入时钟周期在33.7ns 至40.5ns 之间变化的情况、更宽的锁定检测窗口可能会很有用。

如果 PLL 被解锁、首先尝试重新校准 VCO、增加锁定检测窗口、或者使用一个更好的参考时钟。

此致、
通道

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

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