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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/772547/tpl5010-tpl5010-rstn-voltage-level-problem
尊敬的 TI 先生：
下面显示了 TPL5010电路。 问题是 RSTn 的电压电平= 2.8V。
引脚 RSTN 是开漏输出。 它将高电平拉至4.2V。 我不知道 为什么 RSTn = 2.8V。 (VDD = 2.2V)
然后我将 VDD 更改为3.5V、 RSTN 可以为4.2V。 请告诉我为什么？
