[参考译文] LMK04828：相位噪声问题

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/769393/lmk04828-phase-noise-issue

器件型号：LMK04828

我们有一个包含两个 FPGA 和四个 LMK04828的电路板。每个 FPGA 对两个 LMK04828进行编程。但是、四个 LMK04828中的每一个都共享相同的振荡器基准、该基准使用低抖动 LVDS 缓冲器扇出。与使用评估板获取的基线相比、第一个 FPGA 编程的两个 LMK04828似乎具有可接受的相位噪声性能。但是、连接到第二个 FPGA 的其他两个 LMK04828在100k 偏移下具有可怕的相位噪声、并且电荷泵输出引脚似乎具有类似锯齿的波形。前两个 LMK04828在原理图设计中与第二组 LMK04828相同、它们的布局非常相似、但并非100%相同。我不明白第二组连接到 FPGA 2可能会发生什么情况。它们在所有电路板上都是这样、因此它不仅仅是一个一次性问题。我将介绍评估板基线的屏幕截图、该基线具有大约287fs 的抖动、第一个 FPGA 上第二个 LMK04828之一的输出及其 CPout 值、第二个 FPGA 上第二个 LMK04828的输出及其 CPout 值。还包括原理图部分的屏幕截图、其中显示了用于连接到 E5052A 的输出。由于输出为 LVPECL、该输出具有240欧姆的偏置电阻器。还显示了时钟基准和扇出缓冲器的原理图。

6 年多前

0 admin 6 年多前

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Kevin、

好的、听起来就像相同的输入参考和类似的设置、但区别在于 FPGA 的编程。
假设您正在进行相同的编程、那么它可能与该编程的时序或写入速度有关。

这些器件具有 VCO 校准功能、可查找 VCO 的最佳内部设置。但是、如果在器件上的 LDO 稳定(从冷启动)之前或在输入参考稳定之前完成此校准、则 VCO 校准可能会返回不良结果

两个注意事项：
对合成器进行编程时、是否确定 LDO 和输入基准当时保持稳定？
2.您是否尝试了双写操作以查看问题是否会消失？如果是、则表示存在时序问题。

此致、
Dean

0 admin 6 年多前

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1、在对 FPGA 进行编程之前、电路板已通电几分钟、因此 LDO 已稳定(此时我们将使用 Vivado 手动对 FPGA 进行编程)。
2.尚未尝试双倍写入、但我们正在读回寄存器值以验证写入 LMK 的所有值是否与读回的值相匹配。到目前为止还不错。 SPI 时钟的编程速度约为2.5MHz。

我还应该注意的是、两个运行不正常的 LMK确实报告了 PLL2已锁定(正在读取寄存器值)、这是奇数、因为 CPout 和输出端的相位噪声很大、我看不到它如何被锁定。

0 admin 6 年多前

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Kevin、

这个 VCO 需要校准、校准在器件内部、并由将0x168寄存器编程为任意值的操作触发。该校准会搜索大量频带并确定正确的频带和振幅；所有这些都是器件内部的。为了使此校准有效、器件的内部 LDO 需要保持稳定、并且需要锁定 PLL1。尽管电源是稳定的、但我不知道所有内部 LDO 的默认上电复位状态是否已加电；我们的许多其他器件情况并非如此。另一个问题是、如果 VCO 校准在 PLL1被锁定之前运行。在这种情况下、它可能会校准到错误的频带并卡在那里。请注意、当您读回寄存器时、无论校准是否成功、都会得到相同的结果。

要测试该理论、请至少等待10ms、然后再次将寄存器0x168编程为相同的值、以重新激活 PLL 的 VCO 校准、从而解决该问题。如果这可以解决您的问题、则指出写入器件的时间。如果不是、它是其他的东西。

此致、
Dean

0 admin 6 年多前

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Dean、
我们使用单环路0延迟设置、因此 PLL1断电。我们仅使用 PLL2、我们将参考电压馈送到 OSCin 引脚中、如文章中包含的原理图图像所示。那么、在本例中、您说的内容是否仍然适用于 PLL2？我将使用寄存器0x168尝试您的建议。

0 admin 6 年多前

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Kevin、

在这种情况下、无需锁定 PLL1、这意味着您需要确保在输入基准稳定后对0x168进行编程。在任何情况下、对寄存器0x168进行编程都会快速证明或否定这一理论。

此致、
Dean

0 admin 6 年多前

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如果我们将0x0F 写入0x168、则不会发生任何情况。我们在信号源分析器上至少无法检测到任何内容。如果我们将0x00写入0x168、则会得到不同的系统配置(如下所示)、但是输出时钟大约为297MHz、PLL2未锁定。如果我们在此时将0x0F 写回0x168、PLL 锁定、相位噪声图回到所有失真状态。我们注意到 DAC 锁定寄存器始终为低电平-但不知道这意味着什么。我还探测了 IC 上的所有电压引脚、没有看到两个可正常工作的 LMKs 和两个不起作用的 LMKs 之间存在差异。引脚上唯一的区别是时钟输出上的抖动和 CPout 行为。问题可能是什么？如果散热焊盘未正确焊接、情况是否如此？或耦合到特定引脚的噪声？

0 admin 6 年多前

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Kevin、

当您写入寄存器0x168时、请将上次编程时使用的值写入该寄存器、而不是写入0x0。

执行此操作时、您应该得到相同的频谱、但如果不是、则表示 VCO 校准发生了什么情况。

我不是这个器件的超大家庭、但我认为这也许表明 PLL1未被锁定。

此致
Dean

0 admin 6 年多前

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Dean、
我认为您误解了我的上一篇文章。我们使用我们首先编程的值0x0F 写入0x168 -正如您所说的那样。但是、这一点没有任何作用-至少我们在 E5052A 上无法检测到任何情况。那么、为了有趣、我们在0x00中进行编程、以查看它是否会响应。正如您回忆之前的帖子所述、PLL1未被使用、因此它不会被锁定、也不需要被锁定。

0 admin 6 年多前

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Kevin、

硬件、特别是针对锁定和非锁定情况的环路滤波器是否相同？对于未锁定的情况、VCO 看起来可能是在选择正确的频带、但可能存在某种不稳定。此外、如果您意外地交换了环路滤波器中的环路滤波电容器、则可能会发生这种情况。

此致
Dean

0 admin 6 年多前

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尊敬的 Kevin：

我是否理解您有多个具有4个 LMK04828的电路板。在每块电路板上、LMK04828位于...的特定位置。我将它们命名为#1、#2、#3或#4、它们在电路板之间具有相同的行为？

根据您的电荷泵电压未被牵引、我希望锁定和校准正常。

电荷泵锯齿看起来好像有一些大泄漏将电荷泵拉高或低。如果您对 PLL2电荷泵进行三态处理、您是否能够确认该网络是否具有高阻抗、或者是否有一些阻抗拉至接地或 Vcc？对于该测试、设置 PLL2_CP_TRI = 1。它位于寄存器 R361位1中。

*当然、您的原理图对于您的 PLL2环路滤波器而言看起来很合理。

您的 PLL2相位检测器的频率是多少？ 观察电荷泵波形、似乎周期约为570us、导致~1754Hz PDF 速率？

您分享的两个图似乎都有、优点和缺点都在~1.7kHz 频率下有杂散... 尽管我在 EVM 案例中没有看到它。在"良好"情况下、杂散很小。在"不良"情况下、杂散会完全破坏相位噪声。

>能否与我分享您的节目？ 还是至少为启动器提供 PLL2_R、PLL2_REF_2X_EN、PLL2_N 和 PLL2_P 值？对于您的20MHz 基准、我希望您的 PLL2_R = 1、并且可以选择启用倍频器以获得40MHz PDF 频率。

>还有一件事、引脚6 SYNC/SYSREF_REQ 的状态是什么？很安静吗？ 噪声可以从该引脚耦合到 VCO0、并在出租方范围内耦合到 VCO1。

[引用用户="Dean Banerje"]我们注意到 DAC 锁定寄存器始终为低电平-但不知道这意味着什么。

当使用 PLL1进行保持时、使用跟踪功能、DAC 锁定意味着 DAC 将施加的适当保持电压将根据当前的 PLL1 VTune 最小化。不适用于您的问题。

73、
Timothy

时钟和时序（参考译文帖）

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