[参考译文] LMK04828：LMK04828 PLL 问题？

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Guru**** 2540720 points

Other Parts Discussed in Thread: LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/769073/lmk04828-lmk04828-pll-issue

器件型号：LMK04828
主题中讨论的其他器件：CLOCKDESIGNOL、

戴尔

我们建议在 H/W 条件下设置 PLL1和环路滤波器设计的条件。

我希望收到 TI 的建议。

H / W 条件(OSCin = 30.72MHz、CLKIN = 30.72MHz、CLK 输出范围= 100Mhz 至491.52Mhz)。

TCXO (TG5032)使用 EPSON。

谢谢你。

6 年多前

0 admin 6 年多前

TI__Guru**** 2540720 points

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您好、Henry、

当您说 CLKIN 为30.72MHz 时、是有噪声的时钟还是 TCXO TG5032？我想这是一个有噪声的时钟吗？

您提到 OSCin 为30.72MHz、我假设您计划使用 TG5032的 VC-TCXO 选项。

我建议下载时钟设计工具软件(www.ti.com/.../clockdesigntool )并键入您的30.72MHz、30.72MHz VCXO (即 TC-VCXO)输入要求以及至少一个输出(如491.52MHz)。
这将使您能够找到 LMK04828作为解决方案。

在 CDT 中、您可以为基准加载噪声曲线、并为 TC-VCXO 加载噪声曲线以改进仿真。默认情况下、该工具设计具有最大可能相位检测器频率的最佳环路带宽解决方案。 (请参阅 E2E 文件部分中的选择 PLL 环路带宽演示)。

在不深入了解系统的情况下、例如参考时钟的性质、对于 PLL1、我建议将环路滤波器设计为：

将 PLL1相位检测器频率更新为~1MHz。
设计适用于50Hz 相位裕度和100Hz 环路带宽的环路滤波器。您可以根据需要减小或增加环路带宽。
如果 C2电容器过大、您可以减小 PLL1电荷泵电流。
使用此工具、您还可以看到最终的输出性能。

可以使用时钟架构进行此设计、但要确保 VCXO 频率为30.72MHz 则要稍微困难一些、请参阅随附的有关使用时钟架构工具的文档。

关于 PLL2环路滤波器设计、如果您设置 PLL2 R = 0.5、则会导致使用倍频器、并且您的 PLL2相位噪声性能将得到改善。

e2e.ti.com/.../7673.Using-Clock-Architect-for-Dual-Loop-PLLs-_2D00_-in-dual-and-single-loop-mode_2C00_-2017_2D00_03_2D00_21.pdf

注意对于 CDT 和时钟架构、LMK04828配置文件不会实现 SYSREF 分频器。因此、如果您输入低频、它将找不到解决方案。

此外、您还提到了100MHz 至491.52MHz。 LMK04828具有整数输出分频器、因此您无法同时获得100MHz 和491.52MHz。您可以执行122.88MHz 和491.52MHz 无问题、但100MHz 将是一个问题。如果您确实需要100MHz 且使用30.72MHz VCXO、则性能会受到影响、因为 PLL2相位检测器频率将为960kHz (假设 VCO 频率为2949.12MHz)。这可能导致需要替代 PLL2环路滤波器设计以实现最佳性能... 这与30.72MHz 或61.44MHz PLL2相位检测器频率不一样好。

73、
Timothy

时钟和时序（参考译文帖）

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