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器件型号：CDCVF25081 我们通常需要时钟路径中的零延迟缓冲器。 但是零延迟缓冲器的最小频率要求不适用于 JTAG 测试。
我注意到、当 S2引脚为1且 S1引脚为0时、该部件会绕过 PLL 并将基准时钟输入切换到输出。
我们可能能够在 JTAG 测试模式下使用此功能。 这样、我们就可以在较慢的 JTAG 测试速率下切换时钟。
因此、我的问题是当器件处于 PLL 旁路模式时、当器件处于 PLL 模式时、基准频率输入能否以低于最小频率的低速率切换。
数据表并未具体说明这一点，但指定了2.5至6nsec TPH 的延迟，这对于在器件处于 PLL 旁路模式时进行 JTAG 测试是可以的。
此致、-Tim Starr 代表 WM@FL
