通过切换 SYNC_POL 引脚执行同步是否需要与外部时钟同步？
我有一个由 LMK04828B 计时的 DAC38J84和一个由 LMK04828B 计时的 ADS54J66。 后一个 LMK04828B 通过馈入其 PLL1网络的 OSCout 与前一个 LMK04828B 保持同步。
初始化时、我按照 LMK04828B 数据表中的 Sysref 设置示例进行操作、但在采样数据可用于 FPGA 时不会实现确定性延迟。 样本开始漂移高达~80个时钟周期(数据速率为245.76MSPS、这意味着变化量为~333ns)。 我已经确定的一个问题是时钟分频器的同步、因为这是由 SPI 写入启动的、不一定与采样时钟同步。
您好、Timothy、
感谢您的深入回答。
首先、要回答您的问题：
这是我的时钟设置图。
FPGA 上有两个 JESD204B 块、每个块由 LMK04828B 为各自的链路伙伴计时。
此图还展示了 LMK04828B 的共享时钟方案。
次级 LMK 以级联0延迟模式运行。 更确切地说、它的 PLL1使用 CLKin1的输入作为振荡器的基准。
振荡器 A 缓冲振荡器上的主 LMK 输出。 初级 LMK 没有 PLL1的基准。
两个 LMK使用 CRYSTEK CVHD-950作为其 VCXO、如 EVM 中所示、这两个器件均具有通过 CPout1实现的适当反馈网络。
我的采样率为245.76 MSPS。 当 LMFS = 2441、对于 ADC 和 DAC、K = 5时、这意味着线速率为9.8304Gbps。 因此、I 为 FPGA 提供的器件时钟为245.76MHz、适当的最大 SYSREF 频率为9.8304Gbps /(10 * F * K)= 49.152MHz。 由于我可以将其除以任何正整数、因此我选择将其除以64、这样我的 SYSREF 频率为0.768MHz。
当我说"开始采样"时、我的意思是当我开始 FPGA 上的传输和接收(同时进行)时、我在 FPGA 数据流上接收第一个采样的时间会有所不同、例如、在245.76MSPS 的采样率下、 假设我在第191个周期名义上接收到第一个样本。 在下电上电后、我可以重复相同的过程、但这次在第194个周期接收第一个采样。 3个周期= 12.2ns 的差值。
最后、我设计了一个 PCB。 遗憾的是、CLKin0未连接、因此无法重新分配第一个 SYSREF。
后续问题：
初级 LMK 应如何相对于0延迟模式运行？ 由于其 PLL1没有基准、这是否是一个问题？
我的假设是次级 LMK PLL1被锁定到初级 LMK 的 OSCout 上、因此它们的所有输出时钟和 sysref 之间应该存在确定性相位关系。 这是否合理？
3.如何确保 ADC 和 DAC 的确定性 SYSREF 不会重新计时的参考系统配置？ 为两个 LMK同时 请求"SYNC/SYSREF_REQ"(也称为切换引脚)是否足够？
4.对于我的方案，正确的引导顺序是什么？ 目前、我对初级 LMK、DAC、次级 LMK 和 ADC 进行编程。 我是否应该使用 SYNC_POL 复位每个 LMK 的分频器、然后使用脉冲发生器+ sysref_req 组合来启用问题3中的建议？
感谢您抽出宝贵时间、期待您的回复。
最棒的
埃尔德里克
