[参考译文] LMK05028：双环路 TCXO-DPLL 模式问题

您好！

[引用 USER="Satoshi Yone ]1. 您能否查看以下配置？ 如果有任何问题、请告知我。[/QUERP]

我从这些有限的信息中看不到问题... 请参阅项目#2以了解我对"运行已取消"的评论。 DPLL[1、2]缺少输入分配"错误。"

[引用 USER="Satoshi Yone ]2. 客户不想使用 IN0~3 DPLL 分配、但出现错误消息"DPLL[1、2] missing input assignment"是否可以不使用 IN0~3？ [/报价]

该软件想要计算 DPLL 信息、因为您没有为其提供任何输入。   可以在没有输入的情况下使用该器件。  它将在保持状态下运行。  但是、该脚本仍需要计算 DPLL 值。  因此、只需启用其中一个输入作为 DPLL1和2的基准。  然后、当它不存在时、它将被检测并在保持模式下运行、因为基准验证将失败。  您可以启用频率检测阈值和缺少时钟检测器。

[引用 USER="Satoshi Yone ]3. 当 PLL1和 PLL2被互换时、一个错误发生。 当 CH0-3被分配给 PLL1并且 CH4-6被分配给 PLL2时、会出现错误消息"OUT [4：7] bank need 1+ clock from PLL1 (输出[4：7]组需要 PLL1提供1+时钟)"。 此错误是什么？

我希望这是由于某些内部前置驱动器配置要求。  数据表在第6节中针对引脚功能进行了说明、在详细的设计过程中、在第5步中第10.2.2节进行了说明、 因此、GUI 会警告您/防止您违反此规则是合理的 。注意您不想交换输出、因为使用 PLL1驱动 OUT[4：7]和 PLL2驱动 OUT[0：3]可实现最佳杂散性能。

73、
Timothy