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[参考译文] CDCLVD1216：CDCLVD1216上的反射

admin
Guru**** 1144270 points
Other Parts Discussed in Thread: CDCLVD1216
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/799242/cdclvd1216-reflections-on-cdclvd1216

器件型号：CDCLVD1216

您好！

我使用 CDCLVD1216来驱动 TTL 信号扇出到16个 LVDS 接收器。

但我看到 LVDS 输出上有很多反射。

我是否可以知道可能的根本原因？  CDCLVD1216能否驱动13英寸 PCB 微带线和12英尺电缆。 请告诉我。

谢谢、

Muni

  • 0
    TI__Guru**** 1144270 points
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    Muni、您好！

    是的、它可以驱动12英尺的传输线路。 我建议使用 CDCLVD1216 IBIS 模型来仿真驱动所需长度的传输线路并绘制信号完整性图。 这是一种确定器件是否符合您的要求的方法。

    建议设计具有100欧姆受控差分阻抗的输出 PCB 布线、以匹配100欧姆负载终端。 12英尺同轴电缆应是一对匹配电缆、具有50欧姆的受控阻抗。

    此致、
    通道

  • 0
    TI__Guru**** 1144270 points
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    您好、Lane Boyd、

    感谢您的回答。

    我能否获取"cdclvd1212evm"的板级配置文件？

    我想遵循一些有关差分输出布线的指南。 第一个修订板失败。 我们希望更正布局。


    我能否联系印度的任何应用工程师以获得评估板支持。 请指引我。

    谢谢、
    Muni

  • 0
    TI__Guru**** 1144270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Muni、

    附件是*。brd 文件。  e2e.ti.com/.../cco_2D00_evm_2D00_lvd1212_2D00_01.brd

    您可能会发现以下应用手册对您有所帮助：  

    高速布线的一些通用 PCB 布局指南：

    • 将差分输出布线设计为100欧姆受控阻抗对。 或者、您可以将它们设计为50欧姆单端布线、但布线为差分对。
    • 这些布线上的未端接残桩可能会降低性能
    • 保持恒定的布线宽度、以最大限度地减少阻抗不连续性
    • 布线下方应有一个实心参考平面、以最大限度地减少阻抗不连续性
    • 在布线的每一侧保持三倍布线宽度的间隙可以改善隔离

    您是否有您通常使用的本地/区域 FAE？

    此致、
    通道