[参考译文] LMK00105：原理图供审核

你好，Vishnu，

由于信号接近直流(1PPS)、除非脉冲非常窄(<1ms)、否则交流耦合 CLKIN 引脚不是一个好主意。 数据表图7显示了如何在需要时为直流耦合配置 LMK00105输入。 如果 J16输入与50Ω Ω 串联、CLKIN 引脚会在直流时看到 VPP/2最大电压摆幅。 CLKIN*引脚应直流偏置到该摆幅的中点或 VPP/4伏。 10kΩ 该中点的偏置电阻器可以在1k Ω 范围内。 您似乎已经在该范围内选择了偏置电阻器、这些值看起来是可以接受的。 请注意、如果使用交流耦合、则不需要这些偏置电阻器、并且可以将其拆下。

LMK00105 CLKOUT 引脚具有内置的50Ω Ω 串联端接、因此无需外部串联电阻器。

如果下游器件(CLKGEN 和 FPGA)具有内部50Ω Ω 输入端接、并且下游器件可以直接在时钟输入端承受0.9V 电压、则 CLKOUT 线路可以直接连接到器件时钟输入端。 如果器件没有内部50Ω Ω 端接、请将50Ω Ω 端接放置在靠近器件输入引脚的位置。

其他注意事项：确保将旁路电容器靠近 VDD 电源轨放置。 R766不应被组装、R767也可被省略、以确保 CLKIN 是驱动源。

此致、

您好、Shashankk、

我知道我的术语应该澄清，因为我所说的不是严格的准确。 对于1PPS 或任何其他低频、如果边沿之间的时间大于输入端交流耦合的时间常数、则交流耦合开始成为问题。 更准确地说、随着占空比趋向于50%(最坏情况)、低频输入将更难实现交流耦合。 具有高占空比的宽脉冲或具有短占空比的窄脉冲将不会是什么问题。

当一个低频输入为交流耦合时、CLKIN 引脚上的电压将在下一个边沿到达时稳定至共模。 这限制了电压摆幅的幅度、因此很难实现所需的压摆率。 请参阅数据表、图1和图2：随着输入压摆率的降低、本底噪声和由此产生的 RMS 抖动都会增加。 这是因为当输入有足够的时间稳定至共模电压时、转换边沿更难确定。

另一方面、如果脉宽非常短、则信号的第二个边沿将在 CLKIN 引脚稳定至共模电压之前出现、从而实现几乎完全的 LVCMOS 摆幅。 由于摆幅较大、因此输入压摆率更快、并且本底噪声和产生的 RMS 抖动将更低。 请注意、如果1PPS 输入上第二个边沿的时序不稳定、那么极高或极低占空比仍然不能为交流耦合提供太多好处。 这就是我建议直流耦合的原因：如果1PPS 信号上只有一个边沿是稳定的、那么该边沿是直流耦合配置中的上升沿还是下降沿无关紧要。

Vishnu、

鉴于信号较慢、您可能能够使用双路高输入阻抗轨到轨输出运算放大器作为输入信号的峰值检测器：

如果 PPS 信号出现毛刺脉冲、这种方法可能会产生噪声敏感性问题、但如果1PPS 是干净的信号、则可能起作用。 我包括了一个复位开关、该开关可以是任何高阻抗集电极开路输入或漏极开路输入、因为输入信号会因任何原因改变振幅。

如果系统微控制器、处理器等上提供3.3V DAC、只要事先知道或感测 PPS 接收器输入电压、也可以使用该 DAC。 这是可重新配置的、使用的元件更少、但这仍然会导致 PPS 信号电平的感应问题。

我也要求另一位应用工程师对此进行研究。 如果我们可以找到更简单的解决方案、我们将更新此主题。

此致、