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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/835068/cdclvd2102-static-input
是否有任何可能导致 LVDS 输出轨到2.5V 的输入条件？ (即单个静态输入)
您好 Jeffrey、
另一方面、我不知道有任何此类情况... 但是、让我确保我了解您看到的内容：
我是否了解所有输出均为2.5V？ 这是两个输入的全部八个输出引脚？ 我是否理解这是您在您设计的 PCB 上看到的东西？ 您是否能够共享原理图？
或者、您可能会看到高输出引脚为2.5V、而您可能会看到最大值(VOC (ss)+最大值(VOD/2)= 1.375 + 0.45/2 = 1.6V *您在另一个引脚上看到了什么？ 您会发现最低的电压为1.1V - 0.45/2 = 0.875V
73、 Timothy
您好、Timothy、
明天、我将和一位同事一起使用示波器来发送重复数据请求、以查看 CDCLVD2102的输入/输出在系统中所做的工作。 我们的应用使用该器件来测试 ASIC。 单端输入被转换为 LVDS、然后通过 FMC 连接器通过测试仪 PCB 驱动到基于 Xilinx 的开发板。 我们的 ASIC 测试是首款针对新器件的测试、即我们正在进行 ASIC 流程和测试开发、因此可能会遇到 CDCLVD2102的错误输入。 我 想我会将问题提交给您的支持网站、以查看您和/或客户 是否对 CDCLVD2102有过任何体验、其中有些输入条件可能会导致输出驱动至电源轨。 遗憾的是、尽管连接是直接的、但我无法共享原理图： 单端信号进入 INP0和 INP1输入。 INN0和 INN1输入具有提供1.25V 输入的独立分压器。 GND 和 EP 接地。 EN 引脚、OUTP1/OUTN1和 OUTP3/OUTN3引脚未连接。 电源引脚 VCC 由经滤波的+2.5V 电压供电。
Timothy、
您对我的问题的回答中的一个小数点： 我在 CDCLVD2102中注意到 绝对最大 Vout =–0.2至(VCC + 0.2) V。...即2.5+0.2 = 2.7。 在我的测试仪上、CDCLVD2102 输出连接到 Xilinx Virtex-7 1.8V LVDS 输入、其最大电压为2.35V。 因此、我想知道是否存在会导致 CDCLVD2102输出达到2.5-2.7V 的任何情况(加电等)。 我在测试设置中发现了一个会导致 CDCLVD2102的单端输入变为三态的条件。 在这种情况下、输出会做什么？
感谢您的输入。 我希望您提到的条件是 EN = 0、这会禁用导致高阻抗的输出？ ->抱歉、您提到 EN 悬空、输入为三态。
数据表提到了是否未使用一个输出、要设置 EN=1、然后使用1k Ω 电阻将未使用的输入接地。
如果输入悬空、我预计会有输出振荡的风险。
