[参考译文] LMK04208：LMK04208配置

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/864296/lmk04208-lmk04208-configuration

器件型号：LMK04208

大家好、

我的一位客户将 LMK04208用于 ZCU111 Xilinx RFSoC。所需的输出时钟频率如下所示。

OUT0 -> 7.68MHz
OUT1 -> 7.68MHz
OUT2 -> 245.76 MHz
OUT3 -> 491.52 MHz
OUT4 -> 491.52 MHz

输入：

CLKIN0 -> 122.88 MHz

CLKIN1 ->端接在连接器中

客户要求是：将10MHz 馈送到 CLKIN1。请勿使用 CLKIN0。

客户已获得所需配置的值。您能否查看/验证附加的配置？

此致、Shinu Mathew。

5 年多前

0 admin 5 年多前

TI__Guru**** 2390730 points

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已附加配置文件。

e2e.ti.com/.../PLL_5F00_Config.tcs

谢谢、Shinu Mathew。

0 admin 5 年多前

TI__Guru**** 2390730 points

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大家好、团队、

请就此提供帮助。

此致、Shinu Mathew。

0 admin 5 年多前

TI__Guru**** 2390730 points

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大家好、

您能不能就此请求提供帮助。

此致、Shinu Mathew

0 admin 5 年多前

TI__Guru**** 2390730 points

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该配置在0延迟反馈方面存在一些问题。请阐明10MHz 输入和其他输出的同步要求是什么。

通常、我们将采用最低输出频率作为反馈时钟、然后其他频率更高的时钟(= n *反馈时钟、n 是整数)可以在相同的上升沿对齐。

0 admin 5 年多前

TI__Guru**** 2390730 points

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您好、Shawn、

"请阐明10MHz 输入和其他输出的同步要求是什么"。

不确定您需要何种输入。您是否在询问平流层级别？客户确实希望所有输出与输入同步。输入为12.8MHz 和10MHz。已共享输出要求。

客户已尝试连接的配置、0延迟和分频器正常。

但是，它们在执行“在两个时钟输入之间切换”时遇到问题。

当另一个 CLK (CLKIN0)被启用时、PLL1不会锁定。当只有一个时钟被启用时、PLL1被锁定。请注意、两个输入的 R 分频器按照建议保持不变。

请帮助您尽早关闭此功能。

此致、Shinu。

0 admin 5 年多前

TI__Guru**** 2390730 points

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1、为 CLKin0和 CLKin1输入正确的时钟、查找 CLKin0和 CLKin1的最大公共除数(GCD)频率、该频率可用于 PLL1相位检测频率。为 CLKin0和 CLKin1设置 CLKIN 分频器和 R 分频器、如果不同的 CLKIN 分频器无法获得相同的输出频率、则在切换到另一个 CLKIN 时需要更改 R 分频器。

2、反馈时钟：在所有需要同步的输出中选择最低输出频率。在这里、7.68MHz 可能是您的首选。

3、为 PLL1设置 N 分频器、以实现与 R 分频器路径相同的频率。