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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/809061/looking-for-a-5-clock-divider
您好！
输入时 钟信号为125MHz 单端 LVCMOS 3.3V、需要将其除以5才能在输出时生成25MHz LVCMOS 1.8V。
我们可以在 FPGA 中实现这一点、但我们担心产生抖动、因此我们想在外部实现。
有什么建议吗？
但斯克要提前很多时间
kr
Vincenzo
尊敬的 Vincenzo：
我检查了我们的时钟分频器产品系列、但这里的时钟分频器并不是很适合。 请考虑 CDCI6214。
此致、 通道
您好、Lane、
谢谢、我不知道...
您是否可以建议使用时钟发生器来同时生成125MHz 和25MHz 的低抖动同步频率？
非常感谢您的参与
或者甚至从25MHz 时钟开始并将其乘以5倍以获得125MHz……
这应该更可行/更容易找到...
你同意吗？
我同意、乘法将更容易。 LMK03318或 CDCI6214非常适合此应用。 CDCE913也可以工作、但该器件的输出抖动会高于上述器件。
