[参考译文] LMK04828：LVDS 输出的输出终端电阻器连接

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Other Parts Discussed in Thread: LMK04828, ADC12DJ3200, TIDA-01028

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/839442/lmk04828-output-terminations-resistors-connections-for-lvds-outputs

器件型号：LMK04828
主题中讨论的其他器件： ADC12DJ3200、 TIDA-01028

尊敬的 TI：

我们将使用 LMK04828为 ADC12DJ3200生成 Sysref 时钟、并为 Virtex-7 FPGA 生成 GBTCLK、Sysref 时钟和参考时钟。

现在、ADC12DJ3200 sysref 时钟标准是 LVPECL、因此我将在 LMK04828的 P 和 N 输出端使用120欧姆下拉电阻器。

但 FPGA 时钟(GBTCLK、SYSREF 和 REFCLK)将使用 LVDS 标准。

下面的原理图中的 LMK04828的 LVDS 输出应使用哪种配置：

此外、我们还看到了使用两个 ADC12DJ2300的 TIDA-01028原理图。

在此原理图中、用于 FPGA 时钟的 LMK04828输出使用240个下拉电阻器作为终端。我们假设 TIDA-01028还会从 LMK04828为 FPGA 生成 LVDS 输出。

因此、即使输出端接120或240欧姆下拉电阻器、而不是560或100欧姆分流电阻器、LMK04828也能生成 LVDS 输出。

我们将非常感谢尽早作出反应。

谢谢、

Lalit

4 年多前

0 admin 4 年多前

TI__Guru**** 671890 points

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您好、Lalit、

对于 LVDS、DCLKOUT4上的配置看起来是最佳选择。 DCLKOUT0上的配置用于 LVPECL 或 LCPECL。

如果 FPGA 具有内部100Ω Ω 差分端接、则 R679应为560Ω Ω。如果 FPGA 未端接、则 R679应为100Ω Ω、应靠近 FPGA 放置(以及交流耦合电容器)。请注意、为了使 LMK04828中的 LVDS 缓冲器电路正确加电、需要在输出端的 OUTP 和 OUTN 端子之间有一条直流电流路径。 560Ω 对于直流路径很有效。

在 TIDA-01028中、看起来240Ω Ω 下拉电阻既用作 LVPECL 的发射极电阻、也用作分压器、以降低与下游器件连接时的信号电压。 240Ω Δ I 发射极电阻器的 LVPECL 1.6Vpp 差分信号电平应能够直接与 FPGA 的1.8V I/O 连接-请参阅 Arria 10数据表的表19。

也就是说、如果需要 LVDS、应该可以在上图中使用 DCLKOUT4配置、并将 LMK04828上的输出缓冲区格式更改为 LVDS。

此致、

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMK04828：LVDS 输出的输出终端电阻器连接