[参考译文] LMK04828：LMK04828 &放大器；LMX2594相位延迟步长

您好、Eddie、

LMK04828由整数 PLL 组成、可用作频率低于3.1GHz 的时钟发生器/抖动消除器、具有7个 DCLK 和7个 SYSREF 输出。 它支持模拟和数字延迟调节。 数字延迟允许在 DCLK 通道上最多调整32个时钟周期、在 SYSREF 通道上最多调整8191个全局时钟周期+ 11个本地时钟周期、采用二分之一的 VCO/时钟分配路径时钟周期增量。 例如、当 PLL2上的 VCO 频率为3000MHz 时、数字延迟允许调整1/3000MHz = 150ps 的步长。 模拟延迟允许以25ps 的增量在500ps 至1075ps 之间进行调节、也可以禁用以进行0ps 调节。 请注意、模拟延迟会增加一些相位噪声、并且精确的模拟延迟值会在 PVT 上经历一些漂移(与数字相比、变化要小得多)。

LMX2594是一款具有两个输出的分数射频 PLL、通常可产生10MHz 至15GHz 的输出频率。 这些输出中只有一个可用作 SYSREF、SYSREF 输出频率限制在大约200kHz 至187.5MHz 之间。 SYSREF 输出相位可在0ps 至2223ps 范围内以9ps 的步长进行调节。 此外、还可以通过调整混频种子值来进一步调整高频器件时钟的相位-涉及精确的调整计算、有关更多信息、请参阅 LMX2594数据表中的第7.3.11节。 然而、主要的重点是相移与 N 分频器小数分母成反比(即使在整数模式下运行时)、因此可以想象、在单周期基础上、相位调整几乎可以减少到任意的小量。

TIDA-010132中采用分层式 LMK04828/LMX2594设计的原因主要是为了充分利用适用于 DCLK 的 LMX2594的出色相位噪声性能、同时还利用了较低的偏斜和可调相位延迟选项、 多路输出 LMK04828、用于生成 OSCin 和 LMX2594的同步输入。 任一器件都可以生成 SYSREF 信号、并且设计人员希望管理的关键时序取决于要使用哪一个信号； LMX2594中的 SYSREF 需要仔细对 LMX2594 SYSREF_REQ 信号进行时序控制、而 LMK04828中的 SYSREF 需要仔细调整 LMX2594的 DCLK 相位以满足设置和保持要求(因为 LMK04828延迟调整通常步长过大)。 此外、LMK04828可在多个器件之间配置确定性相位关系、这在构建分布到多(>7)个器件的相位对齐时钟树时非常有用。 当然、LMX2594的成本将远大于 LMK04828的成本、因此在高频或出色性能证明成本合理的情况下使用 LMX2594是最合理的。

此致、