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器件型号：LMK04828 大家好、
我在我的应用中使用 LMK04828B PLL 来生成三个用于 FPGA 的200MHz JESD 参考时钟。
这三个时钟信号取自 DCLKOUT0、DCLKOUT2和 DCLKOUT12差分引脚。
我已在内部寄存器中将这三个时钟的格式配置为 LVDS。 这些时钟通过交流耦合电容器(0.01uF)连接到 FPGA。
在探测时、我观察到 PLL 输出引脚上的所有三个输出时钟中的偏移电压为1.27V。 在电容器(FPGA 端)之后进行测量时、仅针对时钟 DCLKOUT0、DCLKOUT2移除了1.27V 偏移电压。 时钟 DCLKOUT12的电容器(FPGA 端)中观察到730mV 的静态偏移电压。
接收器端是否需要任何端接电路 来移除730mV 的失调电压？
此致、
Santhana Krishnan T L
