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[参考译文] CDCE62005:SPI_LE 和断电之间的时序要求

Guru**** 1257150 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/837740/cdce62005-timing-requirements-between-spi_le-and-powerdown

器件型号:CDCE62005

大家好

根据文档、为了使 EEPROM 正确加载、在 POWER_DOWN 引脚从低电平切换到高电平之前、:SPI_LE 必须为逻辑"1"。

,、SPI_LE 和 POWER_DOWN 之间是否有最小时间要求?

      (2) SPI_LE 和 POWER_DOWN 同时为逻辑"1",OK?

谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好!

    我将使用从 T1开始的10ns 设置时间:SPI_LE 到 SPI_CLK 设置时间/T6:SPI_CLK 到 SPI_LE 保持时间。

    73、
    Timothy