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[参考译文] CDCLVP1102:针对输入边沿速率放宽产品限制

Guru**** 2378660 points
Other Parts Discussed in Thread: CDCLVP1102
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/859731/cdclvp1102-relax-product-for-input-edge-rate

器件型号:CDCLVP1102

您好!

我希望您确认任何可缩短输入转换时间的时钟缓冲器。

根据 CDCLVP1102的数据表、最小输入 边沿速率 为最小1.5V/ns。

然后、我希望您确认以下解决方案之一。

1.CDCLVP1102输入转换时间的放松版本(预期最小值0.5或0.6V/ns)

用于改进 SR 的单通道 LVCMOS 时钟缓冲器(我确认了 TI 逻辑产品)。 有输入转换时间规格、但任何一个规格都不在数据表中描述输出转换时间)

OSC 的条件低于。

* HCMOS 输出3.3V

*最大输出转换时间定义为5ns (10%Vdd 至90%Vdd)

此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Machida-San、

    缓冲器的附加抖动取决于输入时钟的偏斜率。 较高的偏斜率将导致较低的附加抖动。

    1.5V/ns 要求意味着如果输入时钟的偏斜率小于该值、则测得的附加抖动可能高于数据表规格。  

    即使偏斜率小于1.5V/ns、缓冲器也能工作。  

    供参考的是、差分时钟(例如 LVDS、LVPECL)的偏斜率通常高于 CMOS 时钟。