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器件型号：LMK04832 主题中讨论的其他器件：、 CDCLVC1112、 CDCLVP111
您好！
我们使用 PLL 芯片 LMK04832来生成七个时钟(随附原理图)。 功能一般都可以。 所有必需的时钟及其之间的时序关系都很好。 目前我们仍然存在但无法自行解决的唯一问题是在10MHz 偏移频率下100MHz 时钟的相位噪声杂散(在 PLL CLKout0和 CLKout2上)。 请参阅随附的测量图。
有关电路功能的一些信息：
PLL 生成三个100MHz 差分时钟(2x LVPECL 和1x LVDS)、一个50MHz LVDS 时钟和三个 CMOS 10MHz 时钟。 在 U100中、50MHz 时钟用于生成频率为10MHz (LVPECL)的10ns 脉冲。
输出问题/测试：
如上所述、我们必须消除10MHz 偏移时的杂散/将其降低至至少-140dBc、现在大约为114dBc。 我们尝试了不同的 PLL 设置、但我们无法消除/减少10MHz 偏移时的杂散。
我们所做的：
- 我们将所有铁氧体磁珠替换为 Murata BLM18AG601SN1 (大约170 Ω@10MHz)。 这将1kHz-1MHz 范围内的相位噪声提高了大约20dBc、但10MHz 时的杂散保持在114dBc。
- 当我们切换10MHz CMOS 输出(PLL out8 out9和 out10)时、杂散消失(噪声级别@10MHz 下降至-160dBc)。
- 当我们将10MHz CMOS 输出(PLL out8 out9和 out 10)的输出设置从“norm/inv”更改为“norm/norm”时，毛刺上升到104dBc
- 当‘OUT8上的 R192并关闭 OUT9和 OUT10时(OUT8是以“NORM/inv”运行的“免费”)，则杂散消失(10MHz 偏移时为-160dBc)。 在这种配置下、当我们将示波器探针(10：1、交流、50 Ω 终端)连接到 out8_p 或 out8_n PLL 引脚时、寄生信号再次出现、但电平大约为-142dBc。
- 我们的应用中还有一个 FPGA。 对于这些测试、我们已停用 FPGA 并通过 TICS Pro 软件对 PLL 进行编程
您能为我们提供一些解决方案建议吗？ 如果需要、我们可以进行一些额外的测量。
一般性问题：是否可以使用 LMK0483生成‘Clean’100MHz LVPECL 并同时生成10MHz CMOS 时钟？ 目前、我假设10MHz 会导致内部或外部功率弹跳、这会影响其他输出或 PLL 环路。
是否有助于增加任何去耦电容器？ 我们使用了 LMK04832EVM 原理图中的电容器值。 够了吗？ 遗憾的是、我们没有找到 LMK0483的任何详细应用手册。 顺便说一下、我们在 LMK04832EVM 电路板上也看到了与#4中描述的相同行为。
提前感谢您。
