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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/853111/tpl5010-what-are-the-requirements-for-a-valid-done-signal
对于与低电平高电平转换的上升时间相关的有效 DONE 信号有哪些要求？
如果 DONE 信号保持高电平的时间比唤醒时间长、是否会发出 RST 信号？
您好、Etienne、
根据数据表、只要 DONE 信号的上升沿发生在下一个唤醒信号之前至少20ms、且其脉冲宽度大于100ns、就应该正常。 与20ms 相比、正常信号的上升沿应该可以忽略不计。 例如、转换率低至0.1V/ns 时、3.3V 电平下的上升沿为33ns、与20ms 相比、该值仍然非常小。 因此上升时间不应成为任何问题。
根据数据表、仅需要 DONE 信号的上升沿、因此在下一个唤醒信号之后是否保持高电平无关紧要。
此致、
Hao
