请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：LMK04828 主题中讨论的其他器件： ADC32J25EVM
您好！
我想回顾一下我们的原理图。
该设计包含 LMK04828、可支持 ADC32J25IRGZT 和 Xilinx FPGA。
谢谢、
Andrew
您好！
我想回顾一下我们的原理图。
该设计包含 LMK04828、可支持 ADC32J25IRGZT 和 Xilinx FPGA。
谢谢、
Andrew
尊敬的 Andrew：
没错。 通常、对于符合 JESD204B 标准的时钟、FPGA 需要低频(FPGA REFCLK / CORECLK 在100MHz 以内)、并且应该能够使用 LMK04828生成低频。
对于整数时钟输出频率(SYSREF - 8MHz、 DACCLKP/N - 160MHz、 FPGACLKP/N - 160MHz 和 MGTREFCLK0P/N - 80/16/320MHz)、LMK04828内部 VCO 应是这些频率的 LCM、并且可以选择2.4GHz 的 VCO。 为了获得更好的相位噪声/抖动性能、相位检测器频率应更高。 因此、需要将现有的122.88MHz VCXO 替换为整数频率 VCXO、例如100MHz/160MHz。
随附 TICS Pro 配置文件 FYR。
e2e.ti.com/.../8272.LMK04828.tcs
有关 LMK04828原理图、请参阅 以下反馈：
1)应遵循数据表第10.6节中的电源部分指南并基于 LMK04828EVM 用户指南。
OSCin 输入需要 LVPECL 输入信号的100欧姆差分端接。 因此、可以在 C183/C184之前保持100欧姆电阻、并在 R138/R141之后插入相同的电容、以隔离共模电压变化。
SYSREFOUT 信号应来自奇数时钟输出(SDCLKoutX)。
4、如果 MGTREFCLK0P 和 FPGACLKP 的频率与 DCLKou0和 SDCLKout1相同、则应该可以、否则将这些时钟更改为不同的 DCLKout。
5.对于 LVDS 输出，如果 FPGA 具有内部100欧姆阻抗，则需要提供560欧姆，否则保持100欧姆。
CLK_TX 和 CLK_RX 的时钟频率和输出格式是什么？ 如果两个频率相同、则其效果会更改为其他 DCLKout。
谢谢！
此致、
Ajeet Pal
尊敬的 Andrew：
您的频率规划看起来不错、似乎您在双 PLL 模式下使用板载基准(CLKin1)或 CLKin0 (J16)的外部基准运行 LMK04828。 所有输入基准引脚端接都很好。
借助40MHz VCXO、您可以在路径中使用倍频器保持 PLL2相位检测器频率80MHz、这将有助于提高整体相位噪声/抖动性能。 在 PLLatinum Sim 工具中、您可以导入 VCXO 数据并进行仿真、从而获得包括 VCXO 在内的性能。
我 看不到 FPGA 的 SYSREF 输出。 通常、对于符合 JESD204B 标准的时钟、FPGA 还需要 SYSREF 输入。 请确保在 FPGA 方面、如有需要、也应包括此内容。
谢谢！
此致、
Ajeet Pal
尊敬的 Andrew：
TICS Pro 配置文件看起来不错、但您可以启用同步功能来重置时钟分频器、使其之间的所有输出保持一致/确定性延迟。 一旦 PLL2被锁定(SYNC_PLL2_DLD -> 1)、将 SYSREF_MUX 保持在"正常同步"模式和 SYNC_DISx/SYNC_DISSYSREF -> 0、就会发生同步事件。 一旦、分频器在锁定 PLL2后复位、连续更改 SYSREF_MUX (建立 JESD 链路后、关闭 SYSREF 以避免 DCLK 上的 SYSREF 杂散)和 SYNC_DISx/SYNC_DISSYSREF -> 1。
e2e.ti.com/.../LMK04828b_5F00_updated_5F00_SYNC.tcs
对于 噪声敏感型时钟、我建议使用来自不同时钟组的这些时钟、这样输出时钟之间的串扰将更少(就像 CLK 组1中的 ADC 时钟一样)。
谢谢！
此致、
Ajeet Pal
我还注意到、您获得的2400MHz VCO0略有不同
N 分频器设置为100
PLL1相位检测器频率为0.4MHz
尊敬的 Andrew：
对于 FPGA 时钟、我认为所有端接看起来都很好、并且配置为 LVDS 输出。
关于 ADC 时钟输入、我相信您应该关注/回顾一下 ADC 方面的内容。 这意味着、LMK04828应满足输出摆幅和共模电压(对于直流耦合)。
ADC32J25EVM 原理图：
现在、您已经在交流中配置了 SYSREF 并与 LVDS 耦合、但它可能不支持振幅要求。 我认为、您应该根据 EVM 原理图更改输出端接、如果是交流耦合或直流耦合 SYSREF 选项、则继续操作。
谢谢！
此致、
Ajeet Pal