[参考译文] LMX2594：当需要实现多芯片同步时、如何在 LMX2594之间对齐 sysref 时钟？

您好、 Ajeet Pal：

 很高兴再次见到你！

但 我看到  SYSREF 分频器为2048 (4x2x128x2=2048)、 如 下图1 和图2所示、同步模式是否应该出现在 CAT-4中？  为什么您说 CAT-3？

BTW、 我查看 了 TIDA-01021设计(适用于 DSO、雷达和5G 无线测试仪的多通道 JESD204B 15GHz 时钟参考设计)、如下图3所示。 两个 LMX2594生成  了边沿对齐 25MHz SYSREF。  如何 实现这一点？  选择了哪个 sysref 模式、重复模式或主器件继续或脉冲模式？

图1.

图2.

图3.

最棒的问候！！！

Jason

您好，Ajeet Pal：

明白。 你的回复对我很有帮助，非常感谢！！！

我刚刚阅读了4年前发布的一个主题、如下链接所示、其中提到" sysref out 和同步信号之间没有明确的相位关系"。 因此、我对同步是否可以像您在上面所说的那样工作有一些担心。 但 我将尝试使用 SYNC 信号来同步两个在主继续模式下工作的 LMX2594。  

LMX2594可能在4年后进行了更新、并产生了具有确定性延迟的可用 SYSREF。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/744031/lmx2594-sysref-out-can-not-be-synchronized

此致！

Jason

您好，Ajeet Pal：

LMK04828B 应首先产生 SYNC 事件以复位 LMK04828B 本身中的分频器。 同步事件是正边沿还是负边沿？

此致！

Jason

您好，Ajeet Pal：

从 LMK04828B 到两个 LMX2594的同步会生效 、如下图所示。 加电后、我可以肯定地看到   两个 LMX2594的 sysref 时钟之间的相位调整时间 。 但是、它们之间的偏斜为~80ps。  TIDA-01021的参考设计可能会获得<10ps 的时钟偏斜。  

那么、您能不能给我一些建议、我能从哪个方面尝试减少 sysref clk 之间的偏差？

提前感谢！

此致！

Jason

您好、Ajeet Pal：

从 LMK04828B 到两个 LMX2594的所有同步信号都已对齐 两个 LMX2594 (主连续模式)的4.8828125MHz SYSCEF 时钟输出、  从 LMK04828B 到 FPGA 的 SYSCref 时钟(黄色曲线)和从 LMX2594到 ADC 的 SYSCref 时钟(蓝色曲线)之间的相位差 如图2、3和4所示、不是恒定的。  但 相位差将保持 在57~66ns 的范围内。

首先、我通过切换 LMK04828B 中的 SYNC_POL 位来同步 sysref 分频器、 因此到 FPGA 的 sysref 时钟和同步到 LMX2594的相位关系是恒定的。

我的问题是   

为什么 sysref 时钟  在 FPGA 和 ADC 之间具有不恒定或较小的可变相位关系？

2.  TIDA-01021的最后一个通道到通道偏斜测量(两个 ADC12DJ3200之间的时间差)是否为 LMX2594选择主连续模式(如图5所示)？  如果是、是否有与上述问题相同的问题1？

是否可以重复 LMX2594输出恒 定相位关系的 sysref 时钟模式以及 到 FPGA 的 sysref 时钟？

提前感谢！

图1.

图2约为66ns

图3大约为63ns

图4大约58ns

图5.

此致！

Jason

您好、Ajeet Pal：

我知道  SYSREF 到数据转换器和 FPGA 不需要进行相位对齐，但它们在每个电源周期中必须具有恒定的相位差。 因此、数据转换器(TX)和 FPGA (RX)的 LMF 可以在它们之间保持恒定的相位关系、如下图所示(标记红色曲线)。 这是 JESD204B 的要求。  

我最初的理解是 ：  

1、通过切换  SYNC_POL 复位 LMK04828B 中的 SYSREF 分频器、SYNC_POL 可在 LMX2594 和 FPGA 的4.8828125MHz（)8个同步脉冲之间实现相位对齐。

2.来自 LMK04828B 的 SYNC 会复位 LMX2594中的分频器、以便 该同步信号具有确定性相位延迟、同时 LMX2594发出 SYSREF 时钟

3.最后， 到 FPGA 的4.8828125MHz 连续 SYSREF 时钟具有 确定的相位延迟，SYSREF 时钟 从 LMX2594到 ADC

但是 、我可以看到、步骤3不会发生。  在多次循环通电期间、我发现相位差存在微小的范围变化(57~66ns)、如所示。  因此、我不理解为什么会发生这种情况。   您可以在您的一侧重复类似的测试吗？

提前感谢！

此致

Jason

您好、 Ajeet Pal：

我还注意  到 TIDA-01021的通道到通道偏斜测量中的0延迟 PLL 模式 ，但 我当时不知道它的意图，并认为切换 SYNC_POL 就足够了。

那么、您的意思是 切换 SYNC_POL 以复位 SYSREF 分频 器必须 与 LMK04828B 中的0延迟 SYSREF 模式协同工作、对吧？

我尝试在 SYSREF 零延迟模式下配置 LMK04828、但在 TICS Pro GUI 中未成功、如下图所示：

图1是之前的单环路版本、这是正常模式。 当我如 图2所示将模式设置为0延迟 sysref 模式时、我无法更改 VCO 频率(将显示警告)。 许多设置归档在一起是组合的、不能单独更改。

那么、您能不能帮助我生成.TCS 文件、以实现下表所示的时钟配置？  

非常感谢你们！！！

图1 之前的单环路版本

图2单循环0延迟 sysref 模式

图3  时钟配置

此致！

Jason

您好 Jason、

我很快会再回来讨论这个问题。

谢谢！

此致、

Ajeet Pal

您好、 Ajeet Pal：

感谢您的支持、感谢您的耐心！！！

当我加载您发送给我的.TCS 文件时 、发现 VCO 未显示任何频率、并且也会显示警告。 同时 DCLKout 和 SDCLKout 也没有频率值。 这是可以的吗？

                                              图1.

关于  时钟架构，我有最后 三个问题：

1.   至于下面的架构1 (图2显示)，为了在  LMX2594 SYSREF 输出 和 LMK04828 SYSREF 输出之间获得确定性相位，切换 SYNC_POL 以复位 LMK04828B 中的 SYSREF 分频器必须 与 0延迟 SYSREF 模式一起工作，对吧？

                   图2.

2. 至于下面 的架构2、 LMX2594在重复模式下工作(图3显示、LMK04828B 将 sysref 时钟输出到 LMX2594)、   是否会出现相同的问题？ (LMX2594 SYSREF 输出 与 LMK04828 SYSREF 输出之间的不确定相位)

                   图3.

至于  下面的架构3 (图4显示)、LMX2594的 OSCin 来自 LMK04828B 的 DCLKout。 对于该 架构、  切换 SYNC_POL 以复位 LMK04828B 中的 SYSREF 分频器就足够了、 并且无需使用0延迟 SYSREF 模式 、对吧？

                   图4.

此致！

Jason

您好、 Ajeet Pal：

 由于 ADC 的某些限制、我无法更改4.8828125M。 但我可以将100MHz 更改为78.125MHz、78.125M%4.8828125M 是整数(16)。 我按 下图所示更新架构：

图1中所示的架构需要 切换 SYNC_POL 以在     LMK04828B 中复位 SYSREF 分频器+ 0延迟 SYSREF 模式、从而在   LMX2594s SYSREF 输出和 LMK04828 SYSREF 输出之间获得确定性相位、对吧？

                 图1.

但 图2所示的架构只需 切换 SYNC_POL 即可重置   LMK04828B 中的 SYSREF 和 DCLK 分频器、从而 在   LMX2594s SYSREF 输出和 LMK04828 SYSREF 输出之间获得确定性相位、对吧？

由于 切换 SYSREF 和 DCLK 分频器以复位 SYSREF 和 DCLK、因此78.125MHz DCLKout 至 LMX2594、4.8828125Mhz SDCLK 至 FPGA 具有 确定性相位关系

                   图2.

此致！

Jason