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[参考译文] LMK1D1208P:1204和1208P 时钟芯片有问题

Guru**** 1639340 points
Other Parts Discussed in Thread: LMK1D1208P, LMK1D1204
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1172978/lmk1d1208p-problems-with-1204-and-1208p-clock-chips

器件型号:LMK1D1208P
主题中讨论的其他器件: LMK1D1204

问题1:LMK1D1208P 用作时钟缓冲器。 来自同一芯片的三个100ms 用作三个 FPGA 的系统时钟。 其中两个都可以。 其中一个在调试 DDR3时出现时钟问题。 更换系统时钟后、不会出现问题。 使用直流耦合方法:

以下是两个 DDR3的 PCB 布线、没有问题:

以下是故障 FPGA 的时钟路由:

问题2:使用两个 LMK1D1204芯片156.25M 和100M 为 FPGA 的高速端口 BANK116和 BANK115提供时钟。 156.25M BANK116时钟未锁定、100M BANK115用于锁定。 当使用100M BANK116时、它也会锁定、如下所示:

100m PCB 布线的长度为3712.15mil、156.25M PCB 布线的长度为4357.63mil。 PCB 接线图如下:

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    (笑声)

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    您好!

    您能否为我提供有关您的两个问题的更多信息? 因此我可以更好地提供帮助。  

    [引用 userid="534518" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1172978/lmk1d1208p-problems-with-1204-and-1208p-clock-chips ]Problem 1:LMK1D1208P 用作时钟缓冲器。 来自同一芯片的三个100ms 用作三个 FPGA 的系统时钟。 其中两个都可以。 其中一个在调试 DDR3时出现时钟问题。 更换系统时钟后、不会出现问题。 使用直流耦合方法:[/quot]

    根据系统时钟、您是否意味着时钟源已更改、它开始正常工作?

    [引用 userid="534518" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1172978/lmk1d1208p-problems-with-1204-and-1208p-clock-chips ]Problem 2:使用两个 LMK1D1204芯片156.25M 和100M 为 FPGA 的高速端口 BANK116和 BANK115提供时钟。 156.25M BANK116时钟未锁定、100M BANK115用于锁定。 当使用100M BANK116时、它也会锁定:[/QUERP]

    对于156.25MHz、FPGA 或输入要求的锁定要求是什么?在探测输出时、您是否看到 LMK1D1204提供的良好时钟?

    我看到的是 LMK1D1204 100MHz 情况。 由于共模电压为0V、因此交流耦合的输入端接可能不是很好。 输入所需的最小输入共模电压为0.25V。

    最棒的

    阿西姆

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    问题1是时钟源已更改、

    问题2中的100M 交流耦合没有问题。 相反、156.25直流耦合存在问题。 此外、还尝试将直流耦合更改为交流耦合、这不会产生任何影响

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    问题1是时钟源已更改、

    问题2中的100M 交流耦合没有问题。 相反、156.25直流耦合存在问题。 此外、还尝试将直流耦合更改为交流耦合、这不会产生任何影响

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    您好、Asim、感谢您的耐心、我还有一个问题、这些问题是否 与导线长度有关? 这些异常信号线的长度(4000+ mil)是正常信号线(2000+ mil)的1.5~2倍、是否会影响工作?

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    尊敬的 Shengyue:

    我认为布线长度不应对其产生任何影响。 如果可能、您能否探测缓冲器的输入和输出以提供屏幕截图? 156.25MHz 应该可以正常工作。 BTW 交流耦合方法可能超出 VCM 规格、从而可能降低性能。

    最棒的

    阿西姆

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    您好、Asim、 它们都是直流耦合。

    LMK1D1208P:一件式 、使用三个频率为100MHz 的输出、所有输出均连接到不同的 FPGA (带 DDR)、其中两个 FPGA 工作正常、最后一个不工作、 当"异常" FPGA 使用两个正常缓冲时钟时、也可以正常工作、 问题输出(OUT2)波不如正常波(OUT1、OU3)、波幅  彼此相似。

    LMK1D1204:两个、一个用于100MHz (良好)、一个用于156.25MHz (问题一)、请检查下面的测试结果、忽略  不适当的时间范围导致的重叠。

    100MHz 的振幅在经过缓冲器后发生了变化、但156.25MHz 的振幅 并未发生很大变化、且波形 会恶化。

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    尊敬的 Shengyue:

    LMK1D1208P

    在您共享的原理图中、我没有看到100欧姆的端接电阻。 您的 FPGA 是否集成了这些功能? 请注意、应将100欧姆电阻靠近接收器而不是靠近缓冲器放置。

    LMK1D1204

    示波器图片显示的信号幅值非常低。 您是否测量了靠近接收器芯片的输出? 您是否使用了1:10探头?

    此外、为了避免出现这些双倍图像、您应该将触发器放置在波形内部。

    从您的原理图中可以看到100MHz OSC 未终止。 这会导致反射并导致更高的摆幅。

    通常情况下、输入信号看起来像100MHz 和156.25MHz 的三角波形、这似乎不正确。

    对于156.25MHz、您是否需要更改 FPGA 内部的参数、使其以该频率锁定?

    此致、

    Julian

    侧注:TI 将发布基于 BAW 的振荡器、您可以将其用作当前 XO 的插件。 如需了解更多相关信息、请访问 :https://www.ti.com/product/LMK6C

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    尊敬的 Julian:

    [引用 userid="52808" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1172978/lmk1d1208p-problems-with-1204-and-1208p-clock-chips/4420317 #4420317"]您应将100欧姆电阻放置在靠近接收器而不是靠近缓冲器的位置

    1.如果100欧姆电阻靠近缓冲器但不靠近接收器、是否可能影响信号质量并最终导致 FPGA 启动失败?

    [引用 userid="52808" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1172978/lmk1d1208p-problems-with-1204-and-1208p-clock-chips/4420317 #4420317"]

    从您的原理图中可以看到100MHz OSC 未终止。 这会导致反射并导致更高的摆幅。

    通常情况下、输入信号看起来像100MHz 和156.25MHz 的三角波形、这似乎不正确。

    对于156.25MHz、您是否需要更改 FPGA 内部的参数、使其以该频率锁定?

    [/报价]

    奇怪的是、虽然100MHz 的设计不正确、但它仍然运行良好。  正如您提到的三角波形、这是否意味着可能是 OSC 输出问题?

    实际上、FPGA 处于引导(不确定)模式、应在没有任何不同设置的情况下以任何频率锁定、请查看下面的 FPGA 数据表。  ds182_Kintex_7_Data_Sheet.pdf•查看器•文档门户(xilinx.com)

    由于信息和原理图来自我的客户、因此通信会有一些延迟、 感谢您的耐心。

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    尊敬的 Shengyue:

    非理想端接时钟信号可能会产生反射、并可能导致接收器无法正确解读低/高电平的噪声。

    此外、使用这些长布线时、时钟可能会拾取噪声、从而超出 FPGA 相位噪声要求。

    LMK1D1208P:

    故障时钟信号是否路由到靠近直流/直流电源或其他有噪声的电路?

    另请检查 FPGA 输入引脚的信号电平是否在数据表规格(FPGA)中。

    我不是 FPGA 专家、但我想当您将输入频率更改为器件时、您需要更改 PLL 设置。

    此致、

    Julian

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    尊敬的 Julia:

    感谢您的回答、还有一个问题:在终端不理想的情况下、是否有任何器件或布局提示有助于消除未来时钟电路设计中可能出现的反射和噪声?

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    尊敬的 Shengyue:

    为了正确偏置驱动器类型及其正常功能、需要适当的端接。 有关布局技巧、请参考以下文档。

    《高速布局指南》

    最棒的

    阿西姆