[参考译文] CDCLVC1104：输入电容

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Other Parts Discussed in Thread: CDCLVC1104, CDCLVC1108, CDCM6208

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175818/cdclvc1104-input-capacitance

器件型号：CDCLVC1104
主题中讨论的其他器件： CDCLVC1108、 CDCM6208

我们正在为 CLKIN 输入选择一个外部时钟源。
数据表仅指定了输入的压摆率(1~4V/ns)

我能否获得有关该器件以下参数的答案？
(适用于 CDCLVC1104和 CDCLVC1108)

1) 1) CLKIN 信号电压应介于 GND ~ VDD 之间、并需要满足第6.3节中的 VIH/VIL 规格、对吧？

2) 2)压摆率(tr/tf)指定的电压电平是多少？ (20%~80%Vcc 或10%~90%Vcc？)

3) 3) CLKIN 引脚的最大输入电容是多少？ (根据此 E2E 帖子 的典型 值为2pF)

4) 4)只要满足6.3中指定的最小脉冲宽度(低脉冲和高脉冲宽度)、占空比是否重要？ (45%~55%占空比限制等)

此致、
Darren

1 年多前

0 admin 1 年多前

TI__Guru**** 1110040 points

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您好 Darren、

1 /support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175818/cdclvc1104-input-capacitance) 1) CLKIN 信号电压应介于 GND~~ VDD 之间、并需要满足第6.3节中的 VIH/VIL 规格、对吧？[/引述]

正确、它应满足 VIH 和 VIL 要求。

[引用 userid="403768" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175818/cdclvc1104-input-capacitance ]2)压摆率(tr/tf)指定的电压电平是多少？ (20%~80%Vcc 或10%~90%Vcc？)[/引述]

上升和下降时间定义为20%至80%。压摆率通常是波形中任意点的斜率。因此、它与上升和下降时间略有不同。

[引用 userid="403768" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175818/cdclvc1104-input-capacitance ]3) CLKIN 引脚的最大输入电容是多少？ (根据此 E2E 帖子 的典型 值为2pF)

考虑到布局寄生、下面列出了原理图级别的输入电容、最大值大约为2-3pF。

典型输入电容 CIN_SE	1.095pF
最大输入电容 CIN_SE	1.267pF

[引用 userid="403768" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175818/cdclvc1104-input-capacitance "]只要满足6.3中指定的最小脉冲宽度(低脉冲宽度和高脉冲宽度)，占空比是否重要？ (45%~55%占空比限制等)[/QUERP]

具有占空比限制的脉宽低电平和高电平应提供正确的输出。如果您具有不同占空比的低脉冲和高脉冲宽度、那么低脉冲和高脉冲宽度将会不同。

最棒的

阿西姆

0 admin 1 年多前

TI__Guru**** 1110040 points

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您好、Asim、

有关压摆率的信息。
通常时钟源的输出阻抗和 CLKIN 引脚的输入电容会产生一个 RC 时间常数、该时间常数会减慢输入时钟边沿。
如果设计没有过冲、则在上升转换接近 V_OH (输出高电平)时、边缘会"舍入"。

我认为、压摆率应具有特定的输入电压范围。
例如、当上升/下降沿超过阈值电压时、压摆率需要为1~4V/ns。

确切的阈值电压在 PVT 范围内变化、因此我们通常使用输入高/低最大值来获得范围要求。
数据表通常将压摆率规格从20%~80%Vcc 确定为规格、以便在超过阈值电压时了解临界压摆率。

例如、请参阅 CDCM6208数据表(链接)中的表6.14、其中指定了特定电压范围和负载电容的输出压摆率。

您能否仔细检查并查看压摆率所需的输入范围是多少？ (典型值为20%~80%Vcc)

最小脉冲宽度。
我是否正确地理解、无论输入占空比是多少、输出占空比都是相同的？

因此、假设25MHz 输入时钟具有理想的0[ns]上升/下降时间。
理想50%占空比的脉宽(tpw)= 20ns (20ns 高电平和低电平= 40ns 总电压= 25MHz)
但是、现在让我们添加一些占空比误差(±10%= 40%~60%)、因为没有什么是理想的。

现在、tpw_high = 22[ns]且 tpw_low = 18[ns]。
输出占空比是否与该输入占空比相同、还是不同？

是否存在所需的输入最大值占空比限制？

此致、
Darren

0 admin 1 年多前

TI__Guru**** 1110040 points

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您好 Darren、

输入压摆率范围为输入摆幅的20%至80%。

[报价 userid="403768" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1175818/cdclvc1104-input-capacitance/4430812 #4430812"]我是否正确理解无论输入占空比是多少、输出占空比都是相同的？

是的、没错。基于50%输入占空比、即±5%占空比失真、输出占空比变化为45%至55%。在22ns 的情况下、我们将添加±5%占空比失真、这将是您的输出占空比。因此、22ns ±1.1ns 将为 tpw_high。 tpw_low 也是如此。

请告诉我这是否澄清了您的问题。

最棒的

阿西姆

0 admin 1 年多前

TI__Guru**** 1110040 points

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您好、Asim、

只是为了澄清。

1) 1)数据表未列出时钟输入压摆率为输入摆幅的20~80%、如所附图像所示。
这种情况来自哪里、我是否可以安全地理解这也适用于所有 cdclvc11xx 系列器件？

2) 2)我了解时钟缓冲器不同于使用内部 PLL 重建输出时钟的时钟发生器
因此、输出占空比跟踪输入占空比、并由于脉宽(TPLH - tpHL)偏斜而导致性能下降。

我随附了一个 Excel 工作表、其中包含一些超简单的计算、以了解占空比降级。
我的理解是否正确？

例如、考虑以下因素：

VDD = 2.5V
f_in = 125MHz
P_SKEW = 220ns (因为 VDD = 2.5V)

在这里、假设输入占空比为50%、预期的最大降级为±2.75%、对吧？

您在上面的示例中给出的±5%是因为在"最大"条件下：

VDD = 3.3V
f_in = 250MHz
P_SKEW = 180ns (因为 VDD = 3.3V)

我们得到±4.5%的最大占空比降级、对吧？
(也可以使用随附的 Excel 工作表进行确认)

e2e.ti.com/.../duty_5F00_cycle_5F00_degradation.xlsx

此致、
Darren

0 admin 1 年多前

TI__Guru**** 1110040 points

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您好 Darren、

1.很抱歉、数据表引用错误。我在前面提到了 LMK1Cxxx 系列、这是 CDCLVC1XXX 系列的最新版本。但对于 CDCLVC1XXX、它也是20%至80%。

2.我再次检查了数据表要求。是的、它是根据最大或最坏情况条件定义的。但是、如果您明确考虑2.5V、则它会更改为 ±2.75%、正如您在注释中提到的那样。根据这两个假设、Excel 工作表是正确的。

最棒的

阿西姆

时钟和时序（参考译文帖）

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