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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/758184/lmk00105-using-vddo-as-output-enable
您好！
LMK00105具有两组独立的输出时钟、但只有一个输出使能引脚。 是否可以通过将独立的负载开关连接到相应的 VDDO 来控制时钟输出？
数据表第9页上有一条陈述可以解决此问题、但背后的原因并不完全明确。
Don
谢谢 Timothy、
感谢及时的响应。 期待另一位工程师对这种情况不起作用的原因做出回应。
Don、
我将确认这是否可以由 IC 设计人员执行。 感谢您的耐心等待。
Alan
谢谢 Alan、
当通过负载开关断开 VDDO 时、输出的状态是什么？ 高阻抗？
LVCMOS 输出电源与栅极电压等变为0V 因此、0V 时的阻抗实际上将非常高。 不过、如果您在这种情况下对输出进行曲线跟踪、您将看到二极管在您开始高于或低于接地值时开始导通、因此只有当输出为0V 时、高阻抗才恰好在附近。 如果在该模式下通过外部电阻端接将输出上拉、它将钳制在大约1V 左右。
