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[参考译文] LMK04828：驱动 ADLY 时、DCC 为何会影响输出信号

admin
Guru**** 2559190 points
Other Parts Discussed in Thread: ADS54J60EVM, LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/753326/lmk04828-why-does-the-dcc-influence-the-output-signal-when-driving-the-adly

器件型号：LMK04828
主题中讨论的其他器件：ADS54J60EVM、

您好、TI 专家、

我有一个问题在这个主题中尝试解决：

...事实证明、问题在于、在 TI 的评估板上、当 ADLY 设置为950ps 且当"ADLY 输入"设置为"Divider"时、ADC 采样时钟消失。 但是、当我们将"ADLY 输入"设置为"Divider + DCC"时、ADLY 不会影响输出信号
数据表在"DCLKoutX_ADLY_MUX"上不是很明确。 第57页上的内容是："这个寄存器为器件时钟的模拟延迟选择输入。 当 DCLKoutX_MUX = 3时使用。' 另一方面、在图的第35页上、DCC 看起来像是在 ADLY 级之后。

现在、我的问题是：当仅更改 ADLY 时、为什么该位会影响输出信号？

此致

Goran

  • 0
    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Goran、

    我已为您的职位指派了一名负责的工程师。 他很快就会回来。

    此致、
    通道

  • 0
    TI__Guru**** 2559190 points
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    您好 Goran、

    您要更改器件时钟 ADLY 的输出频率是多少？ 请注意、根据数据表中的电气表规格、ADLY 的额定频率仅为1536MHz。 根据我的经验、可能有几个阶段的模拟延迟可用于较高的频率、但信号太快、它会死在延迟链中、导致在较高的 ADLY 设置下无输出。

    另请注意、在器件时钟上使用 ADLY 时、本底噪声将增大。

    73、
    Timothy
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    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Timothy、

    TI 评估板 ADS54J60EVM 所需的输出频率为1GHz。 我想 fADLYmax (最大模拟延迟频率)是指分频器后面的行、如方框图第34页的图12所示。 顺便说一下，也许您可以向我们的工程师解释如果您只有2位，如何设置"DCLKoutX_MUX = 4":-)，如第19页的数据表所示。 我想这是一个拼写错误。
    但是、如果您需要我的完整设置(寄存器配置)、请从我的初始帖子中获取。 在这里、您会发现我的我们还必须进行这些设置和完整的寄存器配置... 也许这也是 TI 支持人员使用您自己的 TI 硬件和软件重现问题的最简单方法。

    谢谢
    Goran
  • 0
    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Goran、

    您对图13回答正确。 DCC 和模拟延迟被交换。 要保持一致的 DCC 块还应标记为 HS/DCC、以进行半步长和占空比校正。
    请参阅图12、其中给出了输出通道的详细流程。 在订购多路复用器值时保持一致、图12应将顶部输入连接到 HS/DCC 之前的位置、将底部连接到 HS/DCC 之后的位置。

    有关该功能的控制、请参阅图12。 您可以看到 DCLKoutX_MUX (2位)从四个源中选择其中一个。 第四个是模拟延迟路径。 当使用第四个模拟延迟路径时、有第二个控制 DCLKoutX_ADLY_MUX 选择 HS/DCC 模式。 在第19页中、说明了工作模式是模拟延迟。 但是、拼写错误可能是省略了 DCLKoutX_ADLY_MUX = 1。

    对于 ADS54J60EVM，我认为 LMK04828上的 ADLY 输入(DCLKoutX_ADLY_MUX)：SYSREF 和 SYNC 选项卡应放在 LMK04828上的 DCLK 源(DCLKoutX_MUX)旁边：时钟输出选项卡。

    设置 DCLKoutX_MUX = 3且 DCLKoutX_ADLY_MUX = 1后、您应该会发现 ADLY 输出适用于整个范围？ 我能够确认、在不启用 HS/DCC (DCLKoutX_ADLY_MUX = 1)的情况下、我注意到了与您相同的问题。

    73、
    Timothy
  • 0
    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    >"您对图13正确。 DCC 和模拟延迟被交换。 要保持一致的 DCC 块还应标记为 HS/DCC、以进行半步长和占空比校正。 请参阅图12、其中给出了输出通道的详细流程。"
    好的。

    >"订购多路复用器时要保持一致、图12应在 HS/DCC 之前连接顶部输入、在 HS/DCC 之后连接底部输入。"
    我认为该图是可以的、因为您可以将 MUX 上的下输入定义为 DCLKoutX_ADLY_MUX = 0、将上输入定义为 DCLKoutX_ADLY_MUX = 1。 如果导线交叉更少、则工程图更清晰。

    >"关于此功能的控制、请参阅图12。 您可以看到 DCLKoutX_MUX (2位)从四个源中选择其中一个。 第四个是模拟延迟路径。 当使用第四个模拟延迟路径时、有第二个控制 DCLKoutX_ADLY_MUX 选择 HS/DCC 模式。 在第19页中、说明了工作模式是模拟延迟。 但是、拼写错误可能是省略了 DCLKoutX_ADLY_MUX = 1。"
    当然、这是一个 tpyo。 因为路径应该是 DCLKoutX_MUX = 3。 根据数据表、DCLKoutX_ADLY_MUX 仅在 DCLKoutX_MUX = 3时才有意义。 这与我的报告一致。 以下情况毫无意义：DCLKoutX_MUX = 4！ 因此、请按如下方式更正您的数据表：DCLKoutX_MUX = 3和 DCLKoutX_ADLY_MUX = 1。 这种情况有效(除了导致报告问题的报告设置)

    "对于 ADS54J60EVM，我认为 LMK04828上的 ADLY 输入(DCLKoutX_ADLY_MUX)：SYSREF 和 SYNC 选项卡应放在 LMK04828上的 DCLK 源(DCLKoutX_MUX)旁边：时钟输出选项卡。"
    "设置 DCLKoutX_MUX = 3且 DCLKoutX_ADLY_MUX = 1后、您应该发现 ADLY 输出适用于整个范围？"
    是的、这是我们所做的、是的、它的工作方式与我们通过测量确认并记录在之前的日志中一样。

    "我能够确认、在不启用 HS/DCC (DCLKoutX_ADLY_MUX = 1)的情况下、我注意到了您遇到的相同问题。"
    后续步骤是什么？ 无论你做什么、让我猜需要一些时间。 因此、当您的专家发现这种情况发生的原因时、请随时向我发布... 我试图理解这个问题、而不是依赖凭经验得出的结果。

    谢谢。。。 或者73向您发送
    Goran

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    TI__Guru**** 2559190 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Goran、

    [引用 USER="Goran Marinkovic]以下内容毫无意义：DCLKoutX_MUX = 4！ 因此、请按如下方式更正您的数据表：DCLKoutX_MUX = 3且 DCLKoutX_ADLY_MUX = 1。[/引用]

    我添加了它以进行更新。

    [引用 user="Goran Marinkovic">后续步骤是什么？ 无论你做什么、让我猜需要一些时间。 因此、当您的专家发现这种情况发生的原因时、请随时向我发布... 我尝试理解问题、而不是依赖凭经验得出的结果。[/引述]

    我已经与设计人员讨论过这一点、我会随时为您发布。

    73、
    Timothy