This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CDCI6214:输出相位噪声和抖动

Guru**** 2587345 points
Other Parts Discussed in Thread: CDCI6214

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/733302/cdci6214-output-phase-noise-and-jitter

器件型号:CDCI6214

您好!

我们的客户使用 CDCI6214作为 PCIe Gen2的参考 CLK。

它们需要检查相位噪声和抖动的特性。

您是否具有输出相位噪声和抖动的典型特性?

(25MHz 输入和100MHz HCSL 输出)

我是否可以询问 PCIe 的规格?

有三种规格。 抖动的影响。

1) 1) Trefclk-HF-RMS  1.5MHz< f < 50MHz   限制为3.1ps rms

2) 2) Trefclk-SSC-RES                     限制为75ps pp

3) 3) Trefclk-LF-RMS  10kHz< f < 1.5MHz    限制为3.0ps rms

问题1 ----

1)和3)的测试   是通过将1.5MHz 至50MHz 的频率和相集成获得的值

10kHz 至1.5MHz?

问题2 ----

 是否在停止 SSC 功能的情况下测试1)和3)?

此致、

Naoki Aoyama

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Naoki、

    我们在数据表中提供了100MHz 输出的性能图。 请参阅第6.25节中的图1。

    A1。 是的、这些积分带宽是正确的。 请注意、在积分之前、必须对数据应用64个滤波器组合。

    答2. 是的、在这些测试中禁用 SSC。

    此致、
    通道
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Lane、

    感谢你的答复。
    抱歉、我错过了图1。

    您说过、在集成之前、必须对数据应用64个筛选器组合。
    这是否意味着需要计算原始数据?

    您是否有任何有关 PCIe Gen2相位抖动(通用时钟)的数据?

    此致、
    Naoki Aoyama
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Lane、

    请给出答案。

    此致、
    Naoki Aoyama
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Naoki、

    我可以离线提供数据。 请发送电子邮件至 clock_support@list.ti.com

    此致、
    通道
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Lane、

    感谢您的支持。
    我将向您发送电子邮件

    谢谢、
    Naoki Aoyama