[参考译文] CDC3RL02：主时钟输入(MCLK_IN)的规格

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/676301/cdc3rl02-the-specification-of-master-clock-input-mclk_in

器件型号：CDC3RL02

您好！

我使用 CDC3RL02设计了时钟电路、我对该缓冲器的 MCLK_IN 有疑问。

缓冲器是否接受交流耦合时钟信号作为 MCLK_IN 的输入？ (我的设计中进入 MCLK_IN 的输入信号是来自 OCXO 的交流耦合正弦信号)

它在数据表第6页上指定了 MCLK_IN 的技术规格、如下所示。我认为这意味着进入 MCLK_IN 的输入信号应该是直流偏置信号。

但是、在数据表的第11页、MCLK_IN 输入内部有一个交流耦合电容器、如下所示。我认为这意味着交流耦合信号也是可以接受的。所以、我感到困惑。是否可以将交流耦合正弦时钟应用到 MCLK_IN 中？

感谢您的建议。

谢谢。

7 年多前

0 admin 7 年多前

TI__Guru**** 2559830 points

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您可以将交流耦合信号应用于 MCLK_IN。如图11所示、MCLK_IN 引脚上包含交流耦合电容器、因此 CDC3RL02也将接受直流耦合输入。

此致、
通道

0 admin 7 年多前

TI__Guru**** 2559830 points

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您好、Lane、

感谢您的回答。

我还有两个问题。

1、数据表上的 MLCK_IN 范围将绝对最大额定值下的负信号限制为-0.3V、在建议运行条件下限制为零电压。另一方面、它显示了内部的交流耦合、这意味着交流耦合信号是可以接受的、就像您所说的那样。这些部分相互矛盾。您的想法如何？

2.我实际上尝试向输入引脚施加交流耦合信号。当信号的 Vp-p 约为500mV 时、缓冲器会产生占空比失真。输入的电压阈值到底是多少？

谢谢

0 admin 7 年多前

TI__Guru**** 2559830 points

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问题1. 数据表上的 MLCK_IN 范围将绝对最大额定值中的负信号限制为-0.3V、并在建议运行条件下限制为零电压。另一方面、它显示了内部的交流耦合、这意味着交流耦合信号是可以接受的、就像您所说的那样。这些部分相互矛盾。您的想法如何？

A1。感谢您指出 MCLK_IN 数据表限制。数据表不正确。我将在下一个修订版本中更新 MCLK_IN 限制。

问题2. 我实际上尝试向输入引脚施加交流耦合信号。当信号的 Vp-p 约为500mV 时、缓冲器会产生占空比失真。输入的电压阈值到底是多少？

答2. 您测量的是什么失真？对于50%占空比输入、输出占空比将为45%- 55%(请参阅数据表表表表7.5)。

此致、
通道

时钟和时序（参考译文帖）

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[参考译文] CDC3RL02：主时钟输入(MCLK_IN)的规格