[参考译文] LMK04828：外部 CLKin0同步设置和保持限制

Aaron、您好！

我建议使用 SYSREF 重新计时模式、使用 SYSREF 分频器作为0延迟模式下 PLL2的反馈。 下图显示了这种情况。

我们看到的设置和保持时间为~1ns。 因此、有效窗口将是时钟周期-2ns。 您还可以将边缘置于中间位置、以获得最大设置和保持时间裕度。

如果您有其他问题、请随时咨询。

此致

Puneet

Puneet、您好！

感谢您的回答。 根据您的回答、我有一些问题。

1.当您说有效窗口是相对于"时钟周期减去2ns"时、您是指输出时钟还是分配路径上的时钟(VCO 频率)？

我的想法是这里的时钟分配路径、在本例中、VCO 频率为2400MHz。

2.如果我将反馈切换为使用 SYSREF 时钟、这是否仍会为我的输出提供确定性相位？

我当前从输出时钟反馈600MHz、大概使用 SYSREF 分频器的40MHz 输出作为替代。  

3.当从输出时钟反馈转向 PLL 0延迟的 SYSREF 时钟反馈时、设置和保持限制是否会从~1ns 变化？

谢谢、

Aaron

谢谢 Puneet、

这确实为我澄清了一些问题，但我还有一些具体针对我的执行情况的问题。 我需要对齐不同电路板上出现的多个时钟/SYSREF 脉冲。 此任务的一个关键点是每个电路板都有一个不同的基准振荡器。 因此、为了清除这些内容、我有多个20MHz 基准、我将使用这些基准来生成600MHz 时钟。 我使用 FPGA 在多个电路板之间相互对齐多个600MHz 时钟。 因此、在此阶段、我可以假设我的600MHz 时钟在每个 FPGA 上对齐(但不一定是20MHz 基准)。 然后、该600MHz 时钟将用于从 FPGA 生成 SYSREF 脉冲。 在知道每个600MHz 时钟都已对齐后、我可以在这里假设每个电路板的 SYSREF 脉冲也将对齐。 那么、问题就变成了、我如何确保每个 SYSREF 脉冲在对齐的600MHz 时钟的同一上升沿生成？

在这种情况下、使用40MHz 作为 SYSREF 时钟的反馈并重新计时 SYSREF 脉冲对我没有太大帮助、因为我不知道(可以假设它们不是)是否对齐了20MHz 基准。 因此、在本例中、我不知道有关板对板40MHz 基准的任何信息。 这现在打破了我的同步方案、我需要重新调整。

我是否能够使用设置为600MHz 的 SYSREF 时钟输出重新为 SYSREF 脉冲计时？ 假设 SYSREF 脉冲全部对齐、我的600MHz 都对齐、如果我用600MHz 重新计时脉冲、我想现在可以有一个设置和保持基准、我将知道它在多个电路板之间对齐。 这是否合理、它是否是有效的实施方案？

如果我可以实现这个设置、我仍然会反馈一个600 MHz 时钟以实现0延迟反馈、以确保输入到输出相位的关系。 这还应确保我的 SYSREF 600MHz 时钟相位对齐、大概也是这样。

此致、

Aaron

Puneet Sareen

您好、Shawn、

我完全理解这种实施的困难，但如果我们接受这个概念，我们是否可以使它发挥作用？ 如果这是需要验证以提供完整答案的东西、我可以在我的末尾对此进行处理 否则、我只是在寻找对器件功能的实际理解。

假设我有单独 的20MHz 源经过调优、以确保我的600MHz 对齐、我是否可以在单独的电路板之间实现此配置？  根据我对 LMK 的理解、使用600MHz SYSREF 时钟似乎可以正常工作。 即、我的输入/输出相位将使用600MHz 输出作为反馈进行对齐。 使用此0延迟实现方案、SYSREF 时钟是否也与我的600MHz 输出对齐？ 如果答案是肯定 的、那么使用 SYSREF 时钟重新计时同步脉冲应该会在单独电路板上的我的 LMK之间 提供某种确定性、即使它是"伪确定性"也是如此。  如果您能接受这一想法并提供一些反馈、我将不胜感激。

我看到的第一个问题是允许输入基准彼此偏离以确保输出对齐、最终将与零延迟反馈实现形成对立。 也就是说、我不能在多个电路板之间具有输入到输出确定性和输出到输出确定性。

如果需要离线讨论我可以使这种情况发生的更详细的细节、请告诉我、我们可以在必要时继续。 感谢你的帮助。

此致、

Aaron

您好、Shawn、

感谢您的跟进、我将努力实施此操作以验证功能。

如果我现在使用600MHz 重新为同步脉冲计时、我的设置和保持应相对于600MHz。 那么、在600MHz 的上升沿之前、我是否希望在重新计时触发器1ns 处具有同步脉冲？ 同样、保持时间应足够长、以确保脉冲在600MHz 的下一个下降沿之后持续1ns。

此致、

Aaron