This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CDCLVP1204EVM:CDCLVP1204

Guru**** 1649650 points
Other Parts Discussed in Thread: CDCLVP1204EVM, CDCLVP1204
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/691219/cdclvp1204evm-cdclvp1204

器件型号:CDCLVP1204EVM
主题中讨论的其他器件: CDCLVP1204

您好!

根据 CDCLVP1204数据表、IN_SEL 引脚包含一个150K 下拉电阻器。 但是、该引脚还连接到 CDCLVP1204EVM 板中的10K 上拉电阻器。 据我所知、如果 JP1跳线闭合、下拉电阻器将短路、因此可保证低电平。 然而、如果 JP1保持断开、那么有一个电阻分频值不能保证引脚上的3V3电平(这个引脚的数据表中没有关于 VIH 的参考)。 在此设计中包含10K 电阻器是否有任何原因?

最棒的
C.J.

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    尊敬的 C.J.:

    当 JP1保持开路时、10K 上拉电阻器用于选择 INP1/INN1作为时钟输入。 10k 上拉电阻与弱下拉电阻形成分压器、并将 IN_SEL 拉至3.1V。

    此致、
    通道