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器件型号：LMK04828 您好！
简而言之、我们的设置：
我们正在实施 Xilinx FPGA-DAC JESD204B 路径：
- 该实现是来自 DACLKSE 输入(未使用 DAC PLL)的9GHz/8位单链路/单路 DAC、在8个通道上。
- LMK04828将时钟树分配给 FPGA (SYSREF、DEVCLK、SerDes 时钟)和 DAC (SYSREF)。
DAC 的 CLKTXP/N 通过外部分频器向 LMK 提供3GHz 信号(LMK 输入为93.75MHz)。 - Xilinx FPGA 实现了 JESD204B 内核和 PHY。
- LMFSHd = 81180
问题：
我们的设置工作正常。
在输入 LMK04828配置中的一些更改(删除了不必要的操作)后、DAC 开始以同步断言持续响应。
JESD 内核开始发送 K28.5符号时就会发生这种情况。
伴随 DAC JESD_ALM_Ln 发出8/10错误、代码同步错误和 FIFO 错误。
我们以电气方式检查了所有 LMK 时钟信号、DAC Rx 上的眼图张开度、以及从 JESD 内核发送的符号。 一切看起来都很好。
开始恢复 LMK 的输入(此时似乎不必要、因此移除了输入)后、解决方案就是一个更改。
我们切换了 CLR_PLL2_LD_Lost (H 和 L)、以便能够正确读取 RB_PLL2_LD_Lost。
我们删除了该切换、但没有看到与 LMK 操作有任何关联(它用于调试 LMK)。
似乎有一些效果。
您能解释一下吗？
谢谢你
吉尔
