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[参考译文] LMK04616：同步后 PLL2块的相位关系、以对齐 CLKout 信号

admin
Guru**** 2582405 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/724052/lmk04616-phase-relationships-of-pll2-block-after-sync-to-align-clkout-signals

器件型号：LMK04616

在同步脉冲以对齐 CLKout 信号之后、它们将在同步脉冲之后的短时间内对齐。 对齐时刻的时间是否以任何方式与以下任一项相关？

PLL2模块中的参考信号。

PLL2块中的/R DIV 输出。

是否有关于同步 CLKout 信号时发生什么情况的详细说明？

  • 0
    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Ken 您好、

    我的理解是同步释放是使用预分频器输出时钟进行采样的、因此所有输出通道在同一预分频器时钟周期接收到复位失效。  数据表的图33对此进行了一些说明。

    因此、由于 PLL 上发生锁相、它的 SYNC 将与 prscaler 输出时钟(时钟分配路径)和 PLL2 N div 输出之间存在关系、然后与 PLL2 R div 输出之间存在关系。  当然、通过锁相可能会有一些相位变化。

    73、
    Timothy