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[参考译文] 在多个电路板上实现多器件同步

Guru**** 2582405 points
Other Parts Discussed in Thread: LMK04616, LMK04832

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/720543/multi-device-synchronization-on-multiple-boards

器件型号:LMK04616
主题中讨论的其他器件: LMK04832

我想在多机箱系统中使用 LMK04616、并对其进行同步、以便一个机箱中的 SYSREF 信号与另一个机箱中的 SYSREF 信号同步。 我的计划是向每个机箱分发参考时钟的副本、并注意均衡每个机箱的相位(或在机箱内校准任何相位差)。 在每个机箱中、LMK04616将处于双 PLL 模式、在 CLKIN 引脚上接收参考时钟。 能否以这种方式同步多个 LMK04616 IC? 如果是、在为基准时钟、VCXO、SYSREF 和器件时钟选择频率时需要哪些约束条件?

我读取了与 LMK04616的 SNAU222多器件同步、但它仅讨论同一电路板上的多个器件。

如果基准时钟是 SYSREF 的子倍、我将了解如何如上所示同步多个 LMK04832器件(因为第一个 PLL 的反馈多路复用器提供 CLKout6或 CLKout8)。 我不知道如何在 LMK04616中实现相同的操作、除非所有分频器都可以在 CLKIN 信号的边沿或 PPL1相位检测器输入的边沿上同步。 LMK04616不允许输出向第一个 PLL 提供反馈。

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    你(们)好。

    我看到您对 PLL2 0延迟的看法。

    [引用用户="Ken Hanson">是否可以 通过这种方式同步多个 LMK04616 IC? 如果是、在为基准时钟、VCXO、SYSREF 和器件时钟选择频率时需要哪些约束条件?[/quot]

    但是请注意、如果第一个 PLL 的输入频率= GCD (输入频率、VCXO 频率)、它也将处于0延迟状态。  这与 LMK04832中的级联双环路模式类似。  这确实会导致两个串联的 APLL、这会导致比 PVT 产生更多的相位漂移、但如果使用多个器件、它们将同时漂移。

    我可以更仔细地看一下,但上述评论或许会有所帮助。  请告诉我。

    73、
    Timothy

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    我想我看到了一种在 CLKIN 和 CLKOUT 信号之间建立确定性相位关系的方法。 当 LMK04616接收到同步信号以对齐输出时钟时、PLL2的/R 和/N 分频器是否已初始化? 如果不是、是否提供了替代方法来实现该目的?

    谢谢。

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    假设 PLL1和 PLL2处的/R 和/N 没有2个关系的简单幂、则当 PLL 被锁定时、可能存在多个相位关系。 我需要在不同点的时钟之间建立一个单一的确定性关系、特别是 CLKIN 与 CLKOUT。 这要求每个 PLL 上的/R 和/N 可以被初始化。 我认为、如果初始化与 PLL1 REFCLK 的前沿同步、则会出现最佳性能。
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    假设您在上面给出的条件、并且我将同步脉冲上升沿与 CLKIN 上升沿同步、那么同步的 CLKOUT 信号是否会始终与 CLKIN 具有相同的确定性关系? 这将允许不同电路板上的多个 LMK04616 IC 根据应用于每个 LMK04616的 CLKIN 的相同基准、同步整个系统的所有 CLKOUT 信号。

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    我看到你的答案是有效的。 如果频率关系正确、用于 PLL2中反馈的 OUTCLK 的边沿将通过 PLL 的锁定操作与 CLKIN 的边沿保持一致。 如果在接近 CLKIN 边缘的位置脉冲同步、OUTclk 信号将相互对齐、 如果该对齐矩与 CLKIN 的边沿稍有不同、PLL 的锁定操作将使 CLKOUT 信号的对齐矩与 CLKIN 对齐。