[参考译文] LMK03806：两个 LMK03806的输出无法完全同步

您好！

假设您在两个140MHz 时钟上触发、它们将被无抖动的锁相和频率？

我假设触发发生多次、从而使0.4ns 抖动可视化？

LMK03806的同步将导致单个 LMK03806上的所有分频器复位。 但是、由于时间原因、您无法保证从 LMK03806输入到输出之间的相位关系、或者从 LMK03806到另一个 LMK03806之间的相位关系小于 VCO 周期。 现在、时间将接近。 但是、正如您所看到的、它可能是一个 VCO 周期-在 PVT 上甚至可能是两个关断时间。

您可能会发现、通过更改第2个 LMK03806的 PLL 电荷泵值(这会导致器件内部的时序变化)、您将获得确定性行为、但这不是 PVT 的确定性行为。

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如果您所实现的相位同步水平是不可接受的、为了在多个器件之间实现确定性相位关系、我建议使用0延迟模式。 遗憾的是、LMK03806不支持0延迟模式、但与引脚兼容的 LMK04806支持此模式。

为了使用0延迟、输出时钟被反馈回 PLL2相位检测器、而不是直接从 VCO 获得反馈。 但是、在您的设置中、有一些规则可以实现确定性相位。

第1个) GCD (输入时钟频率、输出时钟频率)=输入时钟频率
第二)与最低频率相关联的时钟、必须使用该时钟进行反馈、该时钟需要进行零延迟同步。

在您的情况下、如果只有140MHz 时钟必须是相互确定的：
GCD (100MHz、140MHz)= 20MHz。 因此、当使用100MHz 基准时钟将140MHz 时钟反馈给 PLL 时、您实际上必须提供20MHz 基准。

如果您需要高基准频率、可以选择70MHz。
GCD (70MHz、140MHz)= 70MHz。

如果您希望同时同步140MHz 和35MHz、我建议使用35MHz 的输入时钟。
GCD (35MHz、140MHz)= 35MHz 和
GCD (35MHz、35MHz)= 35MHz。

当然、这会降低输入时钟的最大相位检测器频率。 如果性能需要更高的相位检测器频率、LMK04806支持双环路、这将允许100MHz 的 VCXO 以35MHz 的基准电压运行。 这将为您的系统提供相位同步所需的低频和实现最佳 PLL2性能的高频基准。

73、
Timothy

[引用 user="Nate.Wang ">>您是否意味着140MHz 时钟的频率相同，而它们的相位可能会偏离1或2 VCO 周期？ 但是、如果是这种情况、在示波器上、当我触发第一个140MHz 时钟并测量第二个140MHz 时、我不应该看到两个时钟之间的抖动、而应该观察到一个恒定延迟(1或2 VCO 周期)、但在我的测量中不是这种情况。[/引述]

我的意思是、从上电到上电、可能会出现周期错误。  一旦锁定、相位将固定且恒定。

您还可以选择 LMK0482x 或 LMK04832。  有一种方法可以在没有双环路的情况下使用它、它具有 从加电到加电的确定性相位。  它有一个 SYSREF 分频器、可用于0延迟。  分频后的 SYSREF 信号还为 D 触发器计时、该触发器的输入可以由 CLKin0或 SYNC 驱动(我建议使用 CLKin0来实现更好的时序)。  这样、您就可以向器件提供一个"SYNC"信号、该信号将由低频信号(SYSREF)重新计时、该信号现在由于0延迟而与提供给 OSCin 的基准具有相位关系、因此您可以让分频器复位确定性。  如果您在 OSCin 的下降沿提供 CLKin0上的上升时钟、那么您可以让 CLKin0同步时钟重新计时到同步路径上、并同时复位多个 LMK0482x 或 LMK04832器件中的分频器。

对于 PLL2 R 不会相对于您的频率降低到1的情况、LMK04832还允许同步 PLL2 R 分频器(和 PLL1 R 分频器)。

73、
Timothy