• 状态 Resolved
  • 已锁定 已锁定
  • 回复 4 回复
  • 订户 0 订户
  • 视图 201 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CDCF5801A：对于输入频率的阶跃变化、输出相位的时间响应是多少？

admin
Guru**** 2582405 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/726720/cdcf5801a-what-is-the-time-response-of-the-output-phase-for-a-step-change-in-input-frequency

器件型号：CDCF5801A

问：如果输入频率发生阶跃变化、响应是什么？

例如、在 TI 文档 www.ti.com/.../scaa070b.pdf 中、图6显示了如何使用微处理器对延迟进行编程。 该文本指出、为 DLYCTRL 线路计时198次将导致相位延迟增加90度。

如果输入频率从25MHz 变为30MHz、那么输出相位重新调整到90度需要多长时间？

(我一直在阅读文档、但无法确定芯片如何工作、除非它保持某种内部状态。 如果是这种情况、一个等效的问题是调整该状态需要多长时间？)

谢谢

  • 0
    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    在输入频率阶跃较大的情况下、它可能会导致 PLL 失去锁定、并导致相位延迟未知、就像从初始上电条件开始一样； 在这种情况下、需要使用 DLYCTRL 和 LEADLAG 引脚将时钟相位重新调整为所需的设置。

    Alan
  • 0
    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    是否有描述内部 PLL 的可用信息？ 我在规格中没有提到过它。

    我假设我应该重新表述我的原始问题"对于输入频率的斜升变化、输出阶段的响应是什么？" 尽管更基本的问题可能是：PLL 中环路滤波器的时间响应是多少？

    这些信息非常重要、例如在跳频系统中。

    感谢迄今的帮助！
  • 0
    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    我找不到有关内部 PLL/VCO 设计的任何详细信息。 在该设备上工作的原始团队(12年前)不再需要咨询。

    查看1ms 的 t (mult)最大规格、这是响应 PLL 倍频比变化的 PLL 输出频率稳定时间。 我认为这可以提供类似的 PLL 输出频率设置时间指示、以响应输入频率斜坡。

    Alan
  • 0
    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    好的、考虑到没有其他信息、听起来是合理的。 尽管1ms 也可能包括锁定时间。 谢谢。 如果我能够测量这一点、我将会报告。