[参考译文] LMX2594：LMX2594的杂散问题

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/684489/lmx2594-the-spurious-issue-for-lmx2594

器件型号：LMX2594

根据 Dean B 的评论、我有一个问题。关于在 PLL 锁定后更改 CAL_CLK_DIV 值以改善 PFD 杂散。这样做有什么顾虑？我使用的是振荡器=320MHz、PDF 为160MHz、输出频率为2.56或5.12GHz、在编程和锁定后不会改变。如果我在 PLL 被锁定后将 CAL_CLK_DIV 值设置为不同的值、因为它会改善杂散、那么在现场产品中是否存在其他性能随温度变化或执行此操作的问题？

谢谢、

Jon K.

7 年多前

0 admin 7 年多前

TI__Guru**** 2553260 points

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Jonathan、

很高兴听到您的声音！ CAL_CLK_DIV 设置状态机时钟(SMCLK = Fosc/2^CAL_CLK_DIV)。

状态机时钟主要在 VCO 校准期间使用、因此在该期间、它需要是正确的。

但是、如果 VCO 未校准(这仅在 R0编程为 FCAL_EN=1时发生)、则我不会看到这方面的任何问题。

我认为、受影响的杂散是在状态机频率(Fosc/2^CAL_CLK_DIV)下产生的。因此、如果 Fosc=320MHz 并且 CAL_CLK_DIV=1、那么这将在160MHz 上生成一个杂散。通过将 CAL_CLK_DIV 更改为0、杂散会移至320MHz、无论如何、Fosc 杂散都是在这里。我们在预量产和投入量产时确实改善了这种杂散、因此请注意这一点；这不会对小数杂散、相位检测器(FPD)杂散和 Fosc 杂散产生影响。

此致、
Dean

0 admin 7 年多前

TI__Guru**** 2553260 points

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谢谢 Dean、

信息很好、除了您提到的情况外、杂散也有了很大的改进。希望大家都在那里、享受春天。

Jon

时钟和时序（参考译文帖）

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