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[参考译文] CDCLVP1208:时钟问题

Guru**** 2560240 points
Other Parts Discussed in Thread: CDCLVP1208

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/677508/cdclvp1208-clock-problem

器件型号:CDCLVP1208

尊敬的先生:

  使用 CDCLVP1208芯片时   出现问题,请帮我解决。

    当 我使用 Tek 振荡器测量 phy 芯片末尾的156.25M 时钟时(用差分探头测量),我发现时钟的信号质量不好,在   上升和 下降的边缘有一个深沟。  

  那么 、我如何消除沟渠并获得156.25M 时钟的良好波形。

  顺便说一下,phy 芯片接口电路是 LVDS ,CDCLVP1208是 LVPECL,所以我们使用 时钟缓冲器和 phy 芯片之间的交流耦合。在芯片的末尾,终端电路也被实施,上拉电阻为130欧姆,下拉电阻为82欧姆。

原理图文件:

波形文件:

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    您好、user5049176、
    遗憾的是、您的原理图和波形上传失败。 可以再试 一次吗?
     
    您的接收器是否具有内部偏置电压发生器、并且通过外部端接、这会短接至不同的工作点?

    谢谢!

    此致、
    Patrick

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    尊敬的先生:

      无论我是否安装了偏置电阻器、测量的信号始终具有较深的沟渠。原理图和波形文件作为附加文件。

    波形文件:

    e2e.ti.com/.../M09_5F00_CLK-_5F00_-P37_2D00_CLK.pdf

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    您好、user5049176、

    再次感谢您分享信息!

    通常、这种反射是由接收器的负载引起的。 通常、您可以使用器件的 IBIS 或 SPICE 模型进行检查。 接收器在您进行测量的端接旁边充当非理想负载。 到接收器负载到端接的"存根"长度决定了反射/干扰。

    这里是一个如何导致这种情况的快速示例。 使用我们网站上的实际接收器模型和 IBIS 模型、您应该能够验证接收器上的信号是否正常。 (在我的快速示例中、我将接收器建模为封装和接收器负载的集总模型。 我的价值观在一定程度上是悲观的、以使效果更清晰。

    此致、

    Patrick

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    尊敬的 Patrick:

        在 接收器引脚处测量时、波形相同;

        如果"存根"包含从接收器引脚到其裸片的长度? 是否有任何方法 可以通过测量波形来验证仿真?Pls 有助于提供一些方法来验证此问题、谢谢!

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    您好、user5049176、

    您可以 在此处找到用于 CDCLVP1208的 IBIS 模型。

    此致、

    Patrick