您好:
LMK04828的 SDCLKoutY (1/3/5/7/9/11/13)能否同时生成 SYSREF 和 DEVCLK?
例如:SDCLKout1/3/5/7的输出是 SYSREF、而 SDCLKout9/11/13生成 DEVCLK。
由于在我的项目中、当所有配置过程和同步过程(遵循数据表9.3.2.1.1的6个步骤、使用连续 SYSREF)成功后、让 SDCLKoutY 输出 SYSREF、相应的端口将使 SYSREF 正确输出。 然后,只需将 SDCLKoutY_MUX 更改为直流,其他寄存器保持不变, 这样就不会产生相应端口的任何输出。 因此、我想可能无法同时生成 SYSREF 和 DEVCLK。
问题是:
LMK04828的 SDCLKoutY (1/3/5/7/9/11/13)能否同时生成 SYSREF 和 DEVCLK?
或者、我的寄存器配置中是否存在任何问题?
期待您的回答、谢谢!
P.S.寄存器配置如下:[注意在下面的第7个寄存器配置步骤中、当0x143配置为10h 且 SDCLKoutY_MUX 配置为直流时、SDCLKoutY 将输出 DEVCLK、否则会产生奇怪的波形; 当对0x14310行进行注释(或删除) 并将 SDCLKoutY_MUX 作为 SR 时、 SDCLKoutY 将输出 SYSREF、更明智的做法是不生成任何内容。]
第一步:转售;
第2步:设置时钟输出:
0x000090、
0x000000、
0x000200、
0x1FFF53
第三步: 启动 sysref 并准备同步
0x014000
第4步:重置 sysref
第5步:SYNC (与 SYNC 引脚;来自外部 FPGA 的 SYNC 脉冲)
第6步:禁用同步路径:
0x0144F7