[参考译文] LMX2595：LMX2595

admin

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/746999/lmx2595-lmx2595

器件型号：LMX2595

我在我的定制板上使用 LMKMX2595来生成2.8GHz。对于编程、我使用的是评估板。环路滤波器设计符合评估板的要求。我附加了 VTune 图、频谱图和寄存器设置。我不是 CW，而是得到调制频谱，是一些设置缺失或任何其他问题。

此致

Vikas

6 年多前

0 admin 6 年多前

TI__Guru**** 2017950 points

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Vikas、

因此、您会看到以2.8GHz 为中心的模糊处理、其宽度约为+/- 20MHz。
在示波器上、您可以看到大约40mV P-P 和600kHz 的正弦波

从 TICSPro 的图片可以看到、VCO 增益大约为85MHz/V、但它被4倍分频、因此这意味着输出上的增益为20MHz/V。

40mV * 20MHz/V = 0.8MHz、但您的模糊频率为+/- 20MHz、因此、您在示波器上的时间刻度可能太慢、无法查看实际情况。

在任何情况下、VCO 似乎已正确校准至正确的2.8GHz 频带、但存在不稳定情况。请注意、VCO 具有多频带(7个内核、频带183个)。在11200时、该频带可能为+/- 100MHz 宽、因此除以4、该频率约为+/- 25MHz、这与您的模糊外观有关。

因此、换句话说、如果环路滤波器不稳定、这是有道理的、因为环路滤波器在校准期间将断开连接。

因此、我会尝试以下操作：

1.将 CAL_CLK_DIV 增加到最高设置3。这会减慢校准时钟的速度、因此如果与校准相关、这将有所帮助。使用慢时钟、切换 FCAL_EN 并查看其是否解决了问题。

2.降低电荷泵增益。如果它将污渍增大到较小的程度、则表明环路滤波器的稳定性。

3.正确编程至2800MHz 输出后，尝试在不切换 FCAL_EN 的情况下对 VCO 频率进行编程。设置为低电平(例如1000 MHz)。
这应将 VCO 降低至频带的较低频率。然后将 VCO 频率设置为20000 MHz、这应将 VCO 降低到上电源轨。这样您就可以了解您的工作范围。它还确保环路滤波器连接到 VCO。

此致、
Dean

0 admin 6 年多前

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你(们)好，迪

感谢您的快速响应。使用150 KHz 环路滤波器、PLL 能够锁定。
现在、我面临两个问题。
1) 1)相位噪声在1KHz 和时降级超过10dB
2) 2)输出的电感上拉会影响输出功率。

根据数据表、在电感上拉时、会发生阻抗不匹配的情况。当我尝试使用50欧姆时、正如数据表中提到的那样、电流消耗急剧增加、因此我无法使用它。

我使用变压器进行输出、而不是单端。任何建议。

此致
Vikas

0 admin 6 年多前

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e2e.ti.com/.../2084.High-Frequency-Open-Collector-Outputs.pdfVikas、

1) 1) 如果减小环路带宽会使相位噪声降低、则意味着 VCO 噪声会在环路带宽中裁剪、但我预计150kHz 会在1kHz 时滤除 VCO 噪声。但是、由于增益降低、稳定性会更好、因此稳定性可能存在一些问题。如果1kHz 时的相位噪声始终较差、请确保参考是干净的、并且它具有快速的转换率。

2) 2)对于电感器、匹配很差、但没有直流压降。

借助电阻器上拉、直流压降会限制输出功率。此外、并非在所有情况下、我们都可以假设输出为高阻抗。

理想情况下、使用电感器后跟电阻焊盘更有意义。由于电感器具有更高的功率、因此您可以牺牲3dB。此外、它还使其对您加载的任何内容不太敏感。

随附文档深入介绍了这些输出和输出配置。

0 admin 6 年多前

TI__Guru**** 2017950 points

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你(们)好，迪

非常感谢您的建议。

1)我已经尝试了 PLL 输入的不同时钟源、并使用它们的相位噪声进行了仿真。在130.44MHz 源频率下、我可以在1KHz 时实现109的相位噪声、这是非常好的。

2)对于输出耦合、当输出以 VCC 为基准时、我也遇到过 DDS 的此类问题。在这些电路板中、当我尝试通过变压器使用差分输出时、我也遇到了问题、这会导致超过7dB 的损耗。对于匹配问题、我在变压器后提供了3dB 焊盘。如果我在最终链中遇到问题、我将跳过变压器以使用单端输出。

此致

Vikas

0 admin 6 年多前

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Dean

很抱歉再次给你带来麻烦。

我在浏览数据表、但我可以了解输出频谱为何与 outa_PWR 命令有如此大的差异。对于相同的 PLL、我将生成2.8GHz。当我具有较低的 outa_PWR 时、我得到的谐波将减少单音功率、这是可以接受的。现在、我尝试增大 outa_PWR、我观察到的是1.4 GHz 的功率比2.8 GHz 的功率更大。

我将该图附加在2.8GHz 下的 outa_PWR 31。设置为32时、频谱相当干净

0 admin 6 年多前

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大家好、Vikas、

供参考、我刚刚尝试过 EVM、我没有看到任何调制、相位噪声良好、1.4GHz 时没有次谐波。
我正在使用您的配置。

0 admin 6 年多前

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否

感谢您的回答。

通过仿真150KHz 的环路滤波器解决了调制问题。

还实现了相位噪声。在我使用单端输出的其中一张卡片中、我得到了这样的响应。一端、我用于输出、另一端、我已使用50欧姆的端接电阻。但在另一个卡中、我有变压器、它将提供单端输出、我也可以通过 outa_PWR 31获得良好的响应。我将检查第一张卡中发生了什么故障

0 admin 6 年多前

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Vikas、

在功率方面、请注意功率从0-31增加。但32的输出功率实际上低于31；它提供的功率与16相同、47提供的功率与31相同。因此、听起来较低的输出功率级别实际上更好。

此致、
Dean

0 admin 6 年多前

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Dean

非常感谢您的支持。

我有一个澄清。我使用参考100MHz。对于 PLL，我尝试了100MHz 和200MHz 的 PFD。我观察到的是带杂散在100MHz PFD 下更好。它大约有68个。除了更换电荷泵之外、还有什么其他解决方案可以改进这一点。

0 admin 6 年多前

TI__Guru**** 2017950 points

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Vikas、

小数杂散因多种机制而变得复杂、这些机制会导致杂散。对于杂散、关键是弄清导致杂散的主要机制是什么。

如果在不通过更改电荷泵电流或环路滤波器进行补偿的情况下增加相位检测器频率、则环路带宽将增加。但是、增加相位检测器频率、尤其是使用倍频器可以增加 Fvco%FPD 杂散(这些杂散在 PLLatinum Sim 中建模)。换句话说、优化杂散以找出主要原因可能涉及一些试验和错误。

例如、如果将相位检测器加倍并使电荷泵电流减半、则环路带宽相同。执行此练习时、如果杂散在此条件下相同、则意味着杂散会随着环路带宽的窄而提高。因此、在这种情况下、要么减小电荷泵电流、要么重新设计环路带宽更窄的环路滤波器。

另一方面、如果相位检测器频率加倍并且在200MHz FPD 模式下使用电荷泵电流时杂散仍然较差、则这意味着会出现更高的相位检测器频率问题。因此、为此、您可能会做得更少。 PFD_DLY_SEL 可能会产生一些影响或旁路。此外、这会降低 PLL N 分频器、这可能会使小数杂散更糟、因此请尝试更改 MUS_ORDER 或 MUS_SEED 以查看此杂散是否与小数相关。

此致、

Dean

0 admin 6 年多前

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否

根据我的定制电路板设计、我观察到的是。这是因为在设计 PCB 用于变压器耦合时使用单端输入并端接另一个输入。我删除了单端的用法并移到了变压器耦合、从而消除了该子集频率。

0 admin 6 年多前

TI__Guru**** 2017950 points

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Vikas、

您的帖子似乎讨论了不稳定性、但这条评论涉及杂散。但是、如果它是一个很好的分辨率。

通常、如果输入基准有问题、则可能会导致大量问题。您可以驱动此单端、但未使用的侧需要使用50欧姆的交流耦合正确端接。

此致、
Dean

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

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