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[参考译文] TPL5010：TPL5010延迟引脚允许的最大电容

admin
Guru**** 2589245 points
Other Parts Discussed in Thread: TPL5010

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/748555/tpl5010-tpl5010-max-allowed-capacitance-of-delay-pin

器件型号：TPL5010

您好！

我想使用 P 沟道 MOSFET 对 TPL5010进行手动复位。 根据数据表、该引脚对电容很敏感、因为它会影响时间设置精度。 有人能告诉我 允许的最大电容吗？

谢谢。

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    TI__Guru**** 2589245 points
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    您好、Zixun、
    让我与应用工程师一起检查此问题、然后返回给您。
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    TI__Guru**** 2589245 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Zixun、

    当我们等待应用工程师的额外确认时、我想提一下、寄生电容和 DELAY/M_DRV 输入引脚上的泄漏都会影响 POR 上的 Rext 读数(通常是 POR 的100ms 测量间隔)。 PCB 迹线电容对整体测量的影响通常很低(假设该电容可在几~ms 内充电)、 然而、通过 FET 开关连接/断开此引脚与 VDD 的泄漏的影响可能会显著得多、因此应注意将其影响降至最低。
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    TI__Guru**** 2589245 points
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    您好！

    谢谢您的回复。 我计划使用 PMZ950UPER、因为它的泄漏电流小于25nA、我希望它不会干扰过多的 Rext 读取？

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    TI__Guru**** 2589245 points
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    您好！

    请参阅下面的一些数据。

    绿色表示所需的时间提示：当 RLeak 为无穷大时：